ALPHA DATA ADM-PCIE-9H3 Scheda di elaborazione FPGA ad alte prestazioni
Introduzione
L'ADM-PCIE-9H3 è una scheda di calcolo riconfigurabile ad alte prestazioni destinata alle applicazioni Data Center, dotata di un FPGA Xilinx Virtex UltraScale+ Plus con High Bandwidth Memory (HBM).
Caratteristiche principali
- PCIe Gen1/2/3 x1/2/4/8/16 capable
- Configurazione della gestione termica passiva e attiva
- 1/2 lunghezza, basso profile, fattore di forma PCIe bordo x16
- Memoria on-die HBM da 8 GB in grado di raggiungere 460 GB/s
- Una gabbia QSFP-DD in grado di supportare velocità dati fino a 28 Gbps per 8 canali (224 Gbps)
- Un connettore Ultraport SlimSAS a 8 corsie conforme a OpenCAPI e adatto per l'espansione IO
- Supporta FPGA Virtex UltraScale+ VU33P o VU35P
- Pannello frontale e bordo posteriore JTAG accesso tramite porta USB
- FPGA configurabile tramite USB/JTAG e flash di configurazione SPI
- Voltage, monitoraggio della corrente e della temperatura
- 8 segnali GPIO e 1 ingresso di temporizzazione isolato
Codice ordine
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (senza ventola opzionale)
Vedere http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf per le opzioni di ordinazione complete.
Informazioni sulla scheda
Specifiche fisiche
ADM-PCIE-9H3 è conforme a PCI Express CEM revisione 3.0.
Tabella 1: Dimensioni meccaniche (incluso pannello frontale)
| Descrizione | Misura |
| Totale Dy | 80.1 millimetri |
| DX totale | 181.5 millimetri |
| Totale Dz | 19.7 millimetri |
| Peso | 350 grammi |
Requisiti del telaio
PCI-Espresso
L'ADM-PCIE-9H3 supporta PCIe Gen 1/2/3 con 1/2/4/8/16 corsie, utilizzando Xilinx Integrated Block per PCI Express.
Requisiti meccanici
Per la compatibilità meccanica è necessario uno slot PCIe fisico a 16 corsie.
Requisiti di potenza
L'ADM-PCIE-9H3 trae tutta l'alimentazione dal PCIe Edge. Secondo le specifiche PCIe, questo limita il consumo energetico della scheda a un massimo di 75 W.
La stima del consumo energetico richiede l'uso del foglio di calcolo Xilinx XPE e di uno strumento di stima energetica disponibile presso Alpha Data. Si prega di contattare support@alpha-data.com per ottenere questo strumento.
La potenza disponibile per le rotaie calcolata utilizzando XPE è la seguente:
Tabella 2: Potenza disponibile su rotaia
| Voltage | Nome sorgente | Capacità attuale |
| 0.72-0.90 | VCC_INT + VCCINT_IO + VCC_BRAM | 42A |
| 0.9 | MGTAVCC | 5A |
| 1.2 | MGTAVTT | 9A |
| 1.2 | VCC_HBM * VCC_IO_HBM | 14A |
| 1.8 | VCCAUX + VCCAUX_IO + VCCO_1.8V | 1.5A |
| 1.8 | MGTVCCAUX | 0.5A |
| 2.5 | VCCAUX_HBM | 2.2A |
| 3.3 | 3.3 V per l'ottica | 3.6A |
Prestazioni termiche
Se la temperatura interna dell'FPGA supera i 105 gradi Celsius, il design dell'FPGA verrà cancellato per evitare il surriscaldamento della scheda.
L'ADM-PCIE-9H3 è dotato di un dissipatore di calore per ridurre la temperatura dell'FPGA, che in genere è il punto più caldo della scheda. La temperatura del die FPGA deve rimanere sotto i 100 gradi Celsius. Per calcolare la temperatura del die FPGA, prendi la potenza della tua applicazione, moltiplica per Theta JA dalla tabella sottostante e aggiungila alla temperatura ambiente interna del tuo sistema. Il grafico seguente mostra due linee, una è stata testata in un condotto con le protezioni installate e l'altra è stata testata senza le protezioni. Le prestazioni sono generalmente migliori senza le protezioni, ma forniscono una migliore gestione e riducono il ricircolo dell'aria nei server compatti. La copertura può essere rimossa utilizzando un cacciavite esagonale da 1/16″. Se si utilizza la ventola fornita con la scheda, si noterà che theta JA è di circa 1.43 gradi C/W per la scheda in aria ferma con o senza la protezione installata.
La dissipazione di potenza può essere stimata utilizzando lo stimatore di potenza Alpha Data in combinazione con lo Xilinx Power Estimator (XPE) scaricabile all'indirizzo http://www.xilinx.com/products/technology/power/xpe.html. Scaricamento
lo strumento UltraScale e impostare il dispositivo su Virtex UltraScale+, VU33P, FSVH2104, -2, -2L o -3, esteso. Impostare la temperatura ambiente sull'ambiente del proprio sistema e selezionare 'override utente' per theta JA effettivo e inserire la cifra associata al proprio sistema LFM nel campo vuoto. Procedere con l'inserimento di tutti gli elementi di progettazione e l'utilizzo applicabili nelle seguenti schede del foglio di calcolo. Quindi acquisire il valutatore di potenza 9H3 da Alpha Data contattando
support@alpha-data.com. Quindi collegherai i dati sulla potenza dell'FPGA insieme ai dati del modulo ottico per ottenere una stima a livello di scheda.
Gestione termica attiva VS passiva
L'ADM-PCIE-9H3 viene fornito con un piccolo ventilatore opzionale per il raffreddamento attivo in sistemi con scarso flusso d'aria. Se l'ADM-PCIE-9H3 verrà installato in un server con flusso d'aria controllato, l'opzione di ordine /NF può essere utilizzata per ricevere le schede senza questo pezzo aggiuntivo. Le ventole hanno un tempo medio tra i guasti (MTBF) molto più breve rispetto al resto dell'assieme, quindi le schede passive hanno un'aspettativa di vita molto più lunga prima di richiedere la manutenzione. L'ADM-PCIE-9H3 include anche un controller della velocità della ventola, che consente di variare la velocità della ventola in base alla temperatura dello stampo e
rilevamento di una ventola guasta (vedere la sezione Controller ventola).
Personalizzazioni
Alpha Data offre ampie opzioni di personalizzazione per i prodotti COTS (commercial off-the-shelf) esistenti.
Alcune opzioni includono, ma non sono limitate a: gabbie di rete aggiuntive negli slot adiacenti o full profile, dissipatori di calore migliorati, deflettori e aggiunte di circuiti.
Per favore contattaci vendite@alpha-data.com per ottenere un preventivo e iniziare oggi stesso il tuo progetto.
Descrizione funzionale
Sopraview
ADM-PCIE-9H3 è una versatile piattaforma di calcolo riconfigurabile con un FPGA Virtex UltraScale+ VU33P/VU35P, un'interfaccia Gen3x16 PCIe, 8 GB di memoria HBM, una gabbia QSFP-DD, un connettore Ultraport SlimSAS compatibile con OpenCAPI anche in grado di supportare 28 G/canale, un ingresso isolato per un impulso di sincronizzazione della temporizzazione, un'intestazione a 12 pin per uso generico (clocking, pin di controllo, debug, ecc.), LED del pannello frontale e un robusto monitor di sistema.
Interruttori
L'ADM-PCIE-9H3 ha un DIP switch ottale SW1, situato sul lato posteriore della scheda. La funzione di ciascun interruttore in SW1 è dettagliata di seguito:
Tabella 3: Funzioni degli interruttori
| Interruttore | Impostazioni di fabbrica | Funzione | Stato OFF | Stato ON |
| SW1-1 | SPENTO | Cambio utente 0 | Pin AW33 = '1' | Pin BF52 = '0' |
| SW1-2 | SPENTO | Cambio utente 1 | Pin AY36 = '1' | Pin BF47 = '0' |
| SW1-3 | SPENTO | Prenotato | Prenotato | Prenotato |
| SW1-4 | SPENTO | Spegnimento | La scheda si accenderà | Spegnere immediatamente |
| SW1-5 | SPENTO | Modalità di servizio | Funzionamento regolare | Modalità servizio aggiornamento firmware |
| SW1-6 | ON | HOST_I2 C_IT | Sysmon su PCIe I2C | Sistema isolato |
| SW1-7 | ON | CAPI_VP D_IT | OpenCAPI VPD disponibile | OpenCAPI VPD isolato |
| SW1-8 | ON | CAPI_VP D_WP | CAPI VPD è protetto da scrittura | CAPI VPD è scrivibile |
Utilizzare lo standard IO "LVCMOS18" quando si vincolano i pin di commutazione dell'utente.
LED
Ci sono 7 LED sull'ADM-PCIE-9H3, 4 dei quali sono di uso generale e il cui significato può essere definito dall'utente. Gli altri 3 hanno funzioni fisse descritte di seguito:
Tabella 4: Dettagli LED
| comp. Rif. | Funzione | Stato ON | Stato OFF |
| D1 | LED_G1 | Definito dall'utente '0' | Definito dall'utente '1' |
| D3 | LED_A1 | Definito dall'utente '0' | Definito dall'utente '1' |
| D4 | FATTO | L'FPGA è configurato | FPGA non è configurato |
| D5 | 1 Stato | Vedere Definizioni dei LED di stato | |
| D6 | 0 Stato | Vedere Definizioni dei LED di stato | |
| D7 | LED_A0 | Definito dall'utente '0' | Definito dall'utente '1' |
| D9 | LED_G0 | Definito dall'utente '0' | Definito dall'utente '1' |
Vedere la sezione Tabella completa dei pin per l'elenco completo delle reti e dei pin LED controllati dall'utente
Cronometraggio
L'ADM-PCIE-9H3 offre soluzioni di clock di riferimento flessibili per i numerosi quad transceiver multi-gigabit e fabric FPGA. Qualsiasi clock in uscita dal sintetizzatore di clock Si5338 è riconfigurabile dall'interfaccia USB USB del pannello frontale o dalla porta seriale FPGA di Alpha Data sysmon. Ciò consente all'utente di configurare quasi tutte le frequenze di clock arbitrarie durante il tempo di esecuzione dell'applicazione. La frequenza di clock massima è 312.5 MHz.
È disponibile anche un attenuatore di jitter Si5328. Ciò può fornire clock puliti e sincroni alle quattro posizioni QSFP-DD e OpenCAPI (SlimSAS) a molte frequenze di clock. Questi dispositivi utilizzano solo memoria volatile, quindi il progetto FPGA dovrà riconfigurare la mappa di registro dopo qualsiasi evento di ciclo di alimentazione.
Tutti i nomi degli orologi nella sezione sottostante possono essere trovati nella tabella di pinout completa.
Si5328
Se è richiesta l'attenuazione del jitter, consultare la documentazione di riferimento per Si5328.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
Le connessioni del circuito rispecchiano Xilinx VCU110 e VCU108, consultare Xilinx Dev Boards per i riferimenti
Clock di riferimento PCIe
Le 16 corsie MGT collegate al bordo della scheda PCIe utilizzano i riquadri MGT da 224 a 227 e utilizzano il clock di sistema a 100 MHz (nome di rete PCIE_REFCLK).
In alternativa, è disponibile anche un clock da 100 MHz integrato (net name PCIE_LCL_REFCLK).
Orologio in tessuto
Il design offre un fabric clock (nome di rete FABRIC_SRC_CLK) che per impostazione predefinita è 300 MHz. Questo clock è destinato all'uso per gli elementi IDELAY nei progetti FPGA. Il fabric clock è connesso a un pin Global Clock (GC).
DIFF_TERM_ADV = TERM_100 è richiesto per la terminazione LVDS
Orologio ausiliario
Il design offre un clock ausiliario (nome di rete AUX_CLK) che per impostazione predefinita è 300 MHz. Questo clock può essere utilizzato per qualsiasi scopo ed è collegato a un pin Global Clock (GC).
DIFF_TERM_ADV = TERM_100 è richiesto per la terminazione LVDS
Orologio di programmazione (EMCCLK)
Un clock da 100 MHz (nome di rete EMCCLK_B) viene inserito nel pin EMCCLK per pilotare il dispositivo flash SPI durante la configurazione dell'FPGA. Si noti che questo non è un pin IO compatibile con l'orologio globale.
QSFP-DD
La gabbia QSFP-DD si trova nei riquadri MGT 126 e 127 e utilizza un clock di riferimento predefinito di 161.1328125 MHz.
Si noti che questa frequenza di clock può essere modificata in qualsiasi frequenza di clock arbitraria fino a 312 MHz riprogrammando l'oscillatore di clock riprogrammabile Si5338 tramite il monitor di sistema. Questo può essere fatto utilizzando l'API Alpha Data o tramite USB con gli strumenti software Alpha Data appropriati.
Vedere i nomi delle reti QSFP_CLK* per le posizioni dei pin.
Anche la gabbia QSFP-DD è posizionata in modo tale da poter essere sincronizzata dal moltiplicatore di clock dell'attenuatore di jitter Si5328.
Vedere i nomi delle reti SI5328_OUT_1* per le posizioni dei pin.
Ultraport SlimSAS (OpenCAPI)
Il connettore Ultraport SlimSAS si trova nei moduli MGT 124 e 125.
Per OpenCAPI viene fornito un clock esterno a 156.25 MHz tramite il cavo. Vedere i nomi delle reti CAPI_CLK_0* per le posizioni dei pin del clock del cavo.
Un'altra sorgente di clock alternativa per questa interfaccia è il sintetizzatore di clock Si5338 che ha come impostazione predefinita 161.1328125MHz. Vedi i nomi delle reti CAPI_CLK_1* per le posizioni dei pin. Si noti che questa frequenza di clock può essere modificata in qualsiasi frequenza di clock arbitraria fino a 312 MHz riprogrammando l'oscillatore di clock riprogrammabile Si5338 tramite il monitor di sistema. Questo può essere fatto utilizzando l'API Alpha Data o tramite USB con gli strumenti software Alpha Data appropriati.
Per le applicazioni sensibili al jitter, questa interfaccia può essere sincronizzata dall'attenuatore di jitter Si5328. Vedere i nomi delle reti SI5328_OUT_0* per le posizioni dei pin.
PCI-Espresso
L'ADM-PCIE-9H3 supporta PCIe Gen 1/2/3 con 1/2/4/8/16 corsie. L'FPGA guida queste corsie direttamente utilizzando il blocco PCI Express integrato di Xilinx. La negoziazione della velocità del collegamento PCIe e del numero di corsie utilizzate è generalmente automatica e non richiede l'intervento dell'utente.
Ripristino PCI Express (PERST#) collegato all'FPGA in due posizioni. Vedere tabella di pinout completa segnali PERST0_1V8_L e PERST1_1V8_L.
Le altre assegnazioni dei pin per le corsie ad alta velocità sono fornite nel pinout allegato alla tabella Pinout completa
La specifica PCI Express richiede che tutte le schede aggiuntive siano pronte per l'enumerazione entro 120 ms dopo che l'alimentazione è valida (100 ms dopo che l'alimentazione è valida + 20 ms dopo il rilascio di PERST). L'ADM-PCIE-9H3 soddisfa questo requisito se configurato da un flusso di bit in tandem con i vincoli SPI appropriati descritti nella sezione:
Configurazione da memoria flash. Per maggiori dettagli sulla configurazione in tandem, vedere Xilinx xapp 1179.
Nota:
Diverse schede madri/backplane beneficeranno di diversi schemi di equalizzazione RX all'interno del core IP PCIe fornito da Xilinx. Alpha Data consiglia di utilizzare la seguente impostazione se un utente riscontra errori di collegamento o problemi di addestramento con il proprio sistema: all'interno del generatore di core IP, modificare la modalità in "Avanzate" e aprire la scheda "Impostazioni GT", modificare la "perdita di inserzione guidata dal fattore di forma regolazione” da “Add-in Card” a “Chip-to-Chip” (vedi Xilinx PG239 per maggiori dettagli).
QSFP-DD
Una gabbia QSFP-DD è disponibile sul pannello frontale. Questa gabbia è in grado di alloggiare cavi QSFP28 o QSFP-DD (retrocompatibili). Entrambi i modelli compatibili QSFP-DD/QSFP28 in rame attivo e passivo sono completamente conformi. L'interfaccia di comunicazione può funzionare fino a 28 Gbps per canale. Ci sono 8 canali nella gabbia QSFP-DD (larghezza di banda massima totale di 224 Gbps). Questa gabbia è ideale per 8x 10G/25G, 2x 100G Ethernet o qualsiasi altro protocollo supportato dai ricetrasmettitori Xilinx GTY. Si prega di consultare la Guida per l'utente di Xilinx UG578 per maggiori dettagli sulle capacità dei ricetrasmettitori.
La gabbia QSFP-DD ha segnali di controllo collegati all'FPGA. La connettività è dettagliata nella tabella Pinout completa alla fine di questo documento. La notazione utilizzata nelle assegnazioni dei pin è QSFP* con posizioni chiarite nel diagramma sottostante.
Utilizzare i pin QSFP_SCL_1V8 e QSFP_SDA_1V8 come descritto in dettaglio nella tabella di pinout completa per comunicare con lo spazio di registro QSFP28.
Nota:
L'LP_MODE (modalità a basso consumo) alla gabbia è collegato a terra, utilizzare l'interfaccia di gestione per impostare le regole di alimentazione.
Alpha Data può preinstallare ADM-PCIE-9H3 con componenti QSFP-DD e QSFP28. La tabella seguente mostra il numero di parte per i ricetrasmettitori montati quando ordinati con questa scheda.
Tabella 5: Numeri di parte QSFP28
| Codice ordine | Descrizione | Numero di parte | Produttore |
| Q10 | Ricetrasmettitore ottico QSFP 40G (4×10). | FTL410QE2C | Finire |
| Q14 | Ricetrasmettitore ottico QSFP 56G (4×14). | FTL414QB2C | Finire |
| Q25 | Ricetrasmettitore ottico 100G (4×25) QSFP28 | FTLC9558REPM | Finire |
OpenCAPI Ultraport SlimSAS
Le prese Ultraport SlimSAS lungo il retro della scheda consentono interfacce conformi a OpenCAPI in esecuzione a 200G (8 canali a 25G). Contatta support@alpha-data.com o il tuo rappresentante IBM per maggiori dettagli su OpenCAPI e sui suoi vantaggi.
Il connettore SlimSAS può essere utilizzato anche per collegare un'ulteriore scheda breakout 2x QSFP28, contatto vendite@alpha-data.com per ulteriori dettagli. In alternativa, è possibile utilizzare la cabina di cablaggio per collegare più schede ADM-PCIE-9H3 all'interno di uno chassis.
Monitor di sistema
L'ADM-PCIE-9H3 ha la capacità di monitorare la temperatura, voltage, e corrente dell'impianto per verificare il funzionamento della scheda. Il monitoraggio è implementato utilizzando un microcontrollore Atmel AVR.
Se la temperatura del core FPGA supera i 105 gradi Celsius, l'FPGA verrà cancellato per evitare danni alla scheda.
Gli algoritmi di controllo all'interno del microcontrollore controllano automaticamente il volume della lineatages e temperature e condivisioni su scheda rendono disponibili le informazioni all'FPGA tramite un'interfaccia seriale dedicata integrata nel pacchetto di progettazione di riferimento Alpha Data (venduto separatamente). È inoltre possibile accedere alle informazioni direttamente dal microcontrollore tramite l'interfaccia USB sul pannello frontale o tramite l'interfaccia IPMI disponibile sul bordo della scheda PCIe.
Tabella 6: voltage, monitor di corrente e temperatura
| Monitorare | Indice | Scopo/Descrizione |
| ECC. | ECC. | Contatore del tempo trascorso (secondi) |
| EC | EC | Contatore eventi (cicli di alimentazione) |
| 12V | ADC00 | Alimentazione ingresso scheda |
| 12V_I | ADC01 | Ingresso corrente 12V amps |
| 3.3V | ADC02 | Alimentazione ingresso scheda |
| 3.3V_I | ADC03 | Ingresso corrente 3.3V amps |
| 3.3V | ADC05 | Alimentazione ausiliaria ingresso scheda |
| 3.3V | ADC05 | 3.3V per ottiche QSFP |
| 2.5V | ADC06 | Orologio e DRAM voltage fornitura |
| 1.8V | ADC07 | FPGAIO voltage(VCCO) |
| 1.8V | ADC08 | Alimentazione del ricetrasmettitore (AVCC_AUX) |
| 1.2V | ADC09 | Potenza HBM |
| 1.2V | ADC10 | Potenza del ricetrasmettitore (AVTT) |
| 0.9V | ADC11 | Potenza del ricetrasmettitore (AVCC) |
| 0.85-0.90 V | ADC12 | BRAM + INT_IO (VccINT_IO) |
| 0.72-0.90 V | ADC13 | Fornitura core FPGA (VccINT) |
| uC_Temp | TMP00 | Temperatura su die FPGA |
| Scheda0_Temp | TMP01 | Temperatura della scheda vicino al pannello frontale |
| Scheda1_Temp | TMP02 | Temperatura della scheda vicino all'angolo superiore posteriore |
| FPGA_Temp | TMP03 | Temperatura su die FPGA |
LED di stato del monitor di sistema
I LED D5 (rosso) e D6 (verde) indicano lo stato di salute della scheda.
Tabella 7: Definizioni dei LED di stato
| LED | Stato |
| Verde | Funzionante e senza allarmi |
| Verde + Rosso | Standby (spento) |
| Verde lampeggiante + rosso lampeggiante (insieme) | Attenzione – allarme critico attivo |
| Verde lampeggiante + rosso lampeggiante (alternato) | Modalità di servizio |
| Verde lampeggiante + rosso | Attenzione – allarme attivo |
| Rosso | Firmware dell'applicazione mancante o firmware non valido |
| Rosso lampeggiante | Configurazione FPGA cancellata per proteggere la scheda |
Regolatori di ventole
Il bus USB integrato controllato dal monitor di sistema ha accesso a un controller della ventola MAX6620. Questo dispositivo può essere controllato tramite le molteplici interfacce di comunicazione del monitor di sistema integrate, tra cui USB, PCIe Edge SMBUS e porta di comunicazione serale sysmon FPGA. Il controller della ventola si trova sul bus I2C 1 all'indirizzo 0x2a. Per ulteriori domande. Contatto support@alpha-data.com con ulteriori domande sull'utilizzo di questi controller.
Interfaccia USB
L'FPGA può essere configurato direttamente dalla connessione USB sul pannello anteriore o sul bordo posteriore della scheda.
ADM-PCIE-9H3 utilizza Digilent USB-JTAG box convertitore che è supportato dalla suite di strumenti software Xilinx. Basta collegare un cavo di tipo AB micro-USB tra la porta USB ADM-PCIE-9H3 e un computer host con Vivado installato. Vivado Hardware Manager riconoscerà automaticamente l'FPGA e ti consentirà di configurare l'FPGA e la PROM di configurazione SBPI.
Lo stesso connettore USB viene utilizzato per accedere direttamente al sistema di monitoraggio del sistema. Tutto voltagÈ possibile accedere a es, correnti, temperature e impostazioni di configurazione dell'orologio non volatile utilizzando il software avr2util di Alpha Data da questa interfaccia.
Avr2util per Windows e il driver USB associato è scaricabile qui:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util per Linux è scaricabile qui:
https://support.alpha-data.com/pub/firmware/utilities/linux/
Usa "avr2util.exe /? per vedere tutte le opzioni.
Per esempioample “avr2util.exe /usbcom com4 display-sensors” visualizzerà tutti i valori del sensore.
Per esempioample "avr2util.exe /usbcom com4 setclknv 1 156250000" imposterà l'orologio QSFP a 156.25 MHz. setclk indice 0 = CAPI_CLK_1, indice 1 = QSFP_CLK, indice 2 = AUX_CLK, indice 3 = FABRIC_CLK.
Cambia "com4" in modo che corrisponda al numero di porta COM assegnato in Gestione dispositivi di Windows
Configurazione
Esistono due modi principali per configurare l'FPGA sull'ADM-PCIE-9H3:
- Dalla memoria Flash, all'accensione, come descritto nella Sezione 3.8.1
- Utilizzando il cavo USB collegato a una delle due porte USB Sezione 3.8.2
Configurazione da memoria flash
L'FPGA può essere configurato automaticamente all'accensione da due dispositivi di memoria flash QSPI da 256 Mbit configurati come dispositivo SPI x8 (numeri di parte Micron MT25QU256ABA8E12-0). Questi dispositivi flash sono in genere divisi in due regioni di 32 MiByte ciascuna, in cui ciascuna regione è sufficientemente grande da contenere un bitstream non compresso per un FPGA VU33P.
L'ADM-PCIE-9H3 viene fornito con un semplice flusso di bit dell'endpoint PCIe contenente un flusso di bit Alpha Data ADXDMA di base. Alpha Data può caricare altri bitstream personalizzati durante il test di produzione, si prega di contattare vendite@alpha-data.com per maggiori dettagli.
È possibile utilizzare Multiboot con un'immagine di fallback su questo hardware. L'interfaccia di configurazione SPI principale e il Fallback MultiBoot sono discussi in dettaglio in Xilinx UG570. All'accensione, l'FPGA tenta di configurarsi automaticamente in modalità master seriale in base al contenuto dell'intestazione nella programmazione file. Multibook e ICAP possono essere utilizzati per selezionare tra le due regioni di configurazione da caricare nell'FPGA. Vedere Xilinx UG570 MultiBoot per i dettagli.
L'immagine caricata può anche supportare tandem PROM o tandem PCIE con metodi di configurazione dell'aggiornamento sul campo.
Queste opzioni riducono i tempi di caricamento all'accensione per soddisfare i requisiti di temporizzazione del ripristino PCIe. Tandem with field consente inoltre a un sistema host di riconfigurare la logica FPGA dell'utente senza perdere il collegamento PCIe, una caratteristica utile quando i ripristini del sistema e i cicli di accensione non sono un'opzione.
Alpha Data System Monitor è anche in grado di riconfigurare la memoria flash e riprogrammare l'FPGA.
Ciò fornisce un utile meccanismo failsafe per riprogrammare l'FPGA anche se cade dal bus PCIe. È possibile accedere al monitor di sistema tramite USB sul pannello anteriore e sul bordo posteriore o tramite le connessioni SMBUS sul bordo PCIe.
Creazione e programmazione di immagini di configurazione
Genera un po'file con questi vincoli (vedi xapp1233):
- set_property BITSTREAM.GENERAL.COMPRESS TRUE [ progettazione_corrente ]
- set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [design_corrente]
- set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR SÌ [current_design]
- set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [current_design]
- set_property BITSTREAM.CONFIG.SPI_FALL_EDGE SÌ [current_design]
- set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
- set_property CFGBVS GND [ progetto_corrente ]
- set_proprietà CONFIG_VOLTAGE 1.8 [ design_attuale ]
- set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN Abilita [current_design]
Genera un MCS file con queste proprietà (write_cfgmem):
- -formato MCS
- -taglia 64
- -interfaccia SPIx8
- -loadbit “up 0x0000000file/filenome.bit>” (posizione 0)
- -loadbit “up 0x2000000file/filenome.bit>” (1a posizione, facoltativo)
Programma con gestore hardware vivado con queste impostazioni (vedi xapp1233):
- SPI part: mt25qu256-spi-x1_x2_x4_x8
- Stato dei pin I/O della memoria non configurati: Pull-none
- Prendi di mira i quattro files generato dal comando write_cfgmem tcl.
Configurazione tramite JTAG
È possibile collegare un cavo AB micro-USB al pannello anteriore o alla porta USB sul bordo posteriore. Ciò consente di riconfigurare l'FPGA utilizzando Xilinx Vivado Hardware Manager tramite il Digilent JTAG scatola del convertitore. Il dispositivo verrà riconosciuto automaticamente in Vivado Hardware Manager.
Per istruzioni più dettagliate, vedere la sezione "Utilizzo di un gestore hardware Vivado per programmare un dispositivo FPGA" di Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf
Connettore GPIO
L'opzione GPIO consiste in un versatile connettore protetto di Molex con numero di parte 87832-1222 che offre agli utenti con requisiti IO personalizzati quattro connessioni dirette ai segnali FPGA.
Spina di accoppiamento consigliata: Molex 0875681273 o 0511101260
Segnali FPGA a connessione diretta
8 reti vengono suddivise nell'intestazione GPIO, come quattro serie di coppie differenziali. Questi segnali sono adatti a qualsiasi standard di segnalazione supportato da 1.8 V supportato dall'architettura Xilinx UltraScale. Vedere Xilinx UG571 per le opzioni IO.
LVDS e 1.8 CMOS sono opzioni popolari. L'indice del segnale GPIO 0 è adatto per una connessione di clock globale.
I segnali GPIO a connessione diretta sono limitati a 1.8 V da un interruttore rapido (74CBTLVD3245PW) per proteggere l'FPGA da overvoltage sui pin IO. Questo interruttore rapido consente ai segnali di viaggiare in entrambe le direzioni con solo 4 ohm di impedenza in serie e meno di 1ns di ritardo di propagazione. Le reti sono collegate direttamente all'FPGA dopo il quickswitch.
I nomi dei segnali di connessione diretta sono etichettati GPIO_0_1V8_P/N e GPIO_1_1V8_P/N, ecc. per mostrare la polarità e il raggruppamento. Le allocazioni dei pin del segnale possono essere trovate nella tabella di pinout completa
Ingresso di temporizzazione
J1.1 e J1.2 possono essere utilizzati come segnale di ingresso di temporizzazione isolato (fino a 25 MHz). Le applicazioni possono connettersi direttamente al connettore GPIO oppure Alpha Data può fornire una soluzione cablata con un connettore SMA o simile sul pannello frontale. Contattare sales@alpha-data.com per le opzioni del connettore del pannello frontale.
Per le posizioni dei pin, vedere il nome del segnale ISO_CLK in Complete Pinout Table.
Il segnale è isolato tramite un isolatore ottico codice articolo TLP2367 con una resistenza in serie da 220 ohm.
EEPROM utente
Viene fornita una EEPROM utente I2C da 2Kb per la memorizzazione di indirizzi MAC o altre informazioni utente. La EEPROM è il numero di parte CAT34C02HU4IGT4A
I pin dell'indirizzo A2, A1 e A0 sono tutti collegati a uno "0" logico.
Le assegnazioni dei pin di protezione da scrittura (WP), orologio seriale (SCL) e dati seriali (SDA) sono disponibili nella tabella di pinout completa rispettivamente con i nomi SPARE_WP, SPARE_SCL e SPARE_SDA.
I segnali WP, SDA e SCL hanno tutti resistori pull-up esterni sulla scheda.
Appendice A: tabella completa dei pinout
Tabella 8 : Tabella Pinout completa (continua alla pagina successiva)
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| BC18 | AUX_CLK_PIN_N | IO_L11N_T1U_N9_GC_64 | 1.8 (LVCMOS18) |
| BB18 | AUX_CLK_PIN_P | IO_L11P_T1U_N8_GC_64 | 1.8 (LVCMOS18) |
| BF33 | AVR_B2U_1V8 | IO_L2P_T0L_N2_66 | 1.8 (LVCMOS18) |
| BF31 | AVR_HS_B2U_1V8 | IO_L1P_T0L_N0_DBC_66 | 1.8 (LVCMOS18) |
| BB33 | AVR_HS_CLK_1V8 | IO_L12N_T1U_N11_GC_66 | 1.8 (LVCMOS18) |
| BF32 | AVR_HS_U2B_1V8 | IO_L1N_T0L_N1_DBC_66 | 1.8 (LVCMOS18) |
| BA33 | AVR_MON_CLK_1V8 | IO_L12P_T1U_N10_GC_66 | 1.8 (LVCMOS18) |
| BF34 | AVR_U2B_1V8 | IO_L2N_T0L_N3_66 | 1.8 (LVCMOS18) |
| L'AK39 | CAPI_CLK_0_PIN_N | MGTREFCLK0N_124 | RIF.MGT |
| L'AK38 | CAPI_CLK_0_PIN_P | MGTREFCLK0P_124 | RIF.MGT |
| AF39 | CAPI_CLK_1_PIN_N | MGTREFCLK0N_125 | RIF.MGT |
| AF38 | CAPI_CLK_1_PIN_P | MGTREFCLK0P_125 | RIF.MGT |
| BF17 | CAPI_I2C_SCL_1V8 | IO_L1P_T0L_N0_DBC_64 | 1.8 (LVCMOS18) |
| BF16 | CAPI_I2C_SDA_1V8 | IO_L1N_T0L_N1_DBC_64 | 1.8 (LVCMOS18) |
| BF19 | CAPI_INT/RESET_1V8 | IO_L2P_T0L_N2_64 | 1.8 (LVCMOS18) |
| BF43 | CAPI_RX0_N | MGTYRXN0_124 | Gestione del personale |
| BF42 | CAPI_RX0_P | MGTYRXP0_124 | Gestione del personale |
| BD44 | CAPI_RX1_N | MGTYRXN1_124 | Gestione del personale |
| BD43 | CAPI_RX1_P | MGTYRXP1_124 | Gestione del personale |
| BB44 | CAPI_RX2_N | MGTYRXN2_124 | Gestione del personale |
| BB43 | CAPI_RX2_P | MGTYRXP2_124 | Gestione del personale |
| AY44 | CAPI_RX3_N | MGTYRXN3_124 | Gestione del personale |
| AY43 | CAPI_RX3_P | MGTYRXP3_124 | Gestione del personale |
| BC46 | CAPI_RX4_N | MGTYRXN0_125 | Gestione del personale |
| BC45 | CAPI_RX4_P | MGTYRXP0_125 | Gestione del personale |
| BA46 | CAPI_RX5_N | MGTYRXN1_125 | Gestione del personale |
| BA45 | CAPI_RX5_P | MGTYRXP1_125 | Gestione del personale |
| AW46 | CAPI_RX6_N | MGTYRXN2_125 | Gestione del personale |
| AW45 | CAPI_RX6_P | MGTYRXP2_125 | Gestione del personale |
| AV44 | CAPI_RX7_N | MGTYRXN3_125 | Gestione del personale |
| AV43 | CAPI_RX7_P | MGTYRXP3_125 | Gestione del personale |
| AT39 | CAPI_TX0_N | MGTYTXN0_124 | Gestione del personale |
| AT38 | CAPI_TX0_P | MGTYTXP0_124 | Gestione del personale |
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| AR41 | CAPI_TX1_N | MGTYTXN1_124 | Gestione del personale |
| AR40 | CAPI_TX1_P | MGTYTXP1_124 | Gestione del personale |
| AP39 | CAPI_TX2_N | MGTYTXN2_124 | Gestione del personale |
| AP38 | CAPI_TX2_P | MGTYTXP2_124 | Gestione del personale |
| AN41 | CAPI_TX3_N | MGTYTXN3_124 | Gestione del personale |
| AN40 | CAPI_TX3_P | MGTYTXP3_124 | Gestione del personale |
| AM39 | CAPI_TX4_N | MGTYTXN0_125 | Gestione del personale |
| AM38 | CAPI_TX4_P | MGTYTXP0_125 | Gestione del personale |
| AL41 | CAPI_TX5_N | MGTYTXN1_125 | Gestione del personale |
| AL40 | CAPI_TX5_P | MGTYTXP1_125 | Gestione del personale |
| AJ41 | CAPI_TX6_N | MGTYTXN2_125 | Gestione del personale |
| AJ40 | CAPI_TX6_P | MGTYTXP2_125 | Gestione del personale |
| AG41 | CAPI_TX7_N | MGTYTXN3_125 | Gestione del personale |
| AG40 | CAPI_TX7_P | MGTYTXP3_125 | Gestione del personale |
| AV26 | EMCCLK_B | IO_L24P_T3U_N10_EMCCLK_65 | 1.8 (LVCMOS18) |
| BA31 | TESSUTO_CLK_PIN_N | IO_L13N_T2L_N1_GC_QBC_66 | 1.8 (LVDS con DIFF_TERM_ADV) |
| AY31 | TESSUTO_CLK_PIN_P | IO_L13P_T2L_N0_GC_QBC_66 | 1.8 (LVDS con DIFF_TERM_ADV) |
| BA8 | FPGA_FLASH_CE0_L | RDWR_FCS_B_0 | 1.8 (LVCMOS18) |
| AW24 | FPGA_FLASH_CE1_L | IO_L2N_T0L_N3_FWE_FCS2_B_65 | 1.8 (LVCMOS18) |
| AW7 | FPGA_FLASH_DQ0 | D00_MOSI_0 | 1.8 (LVCMOS18) |
| AV7 | FPGA_FLASH_DQ1 | D01_DIN_0 | 1.8 (LVCMOS18) |
| AW8 | FPGA_FLASH_DQ2 | D02_0 | 1.8 (LVCMOS18) |
| AV8 | FPGA_FLASH_DQ3 | D03_0 | 1.8 (LVCMOS18) |
| AV28 | FPGA_FLASH_DQ4 | IO_L22P_T3U_N6_DBC_AD0P
_D04_65 |
1.8 (LVCMOS18) |
| AW28 | FPGA_FLASH_DQ5 | IO_L22N_T3U_N7_DBC_AD0N
_D05_65 |
1.8 (LVCMOS18) |
| BB28 | FPGA_FLASH_DQ6 | IO_L21P_T3L_N4_AD8P_D06_65 | 1.8 (LVCMOS18) |
| BC28 | FPGA_FLASH_DQ7 | IO_L21N_T3L_N5_AD8N_D07_65 | 1.8 (LVCMOS18) |
| BA19 | GPIO_0_1V8_N | IO_L13N_T2L_N1_GC_QBC_64 | 1.8 (LVCMOS18 o LVDS) |
| AY19 | GPIO_0_1V8_P | IO_L13P_T2L_N0_GC_QBC_64 | 1.8 (LVCMOS18 o LVDS) |
| AY20 | GPIO_1_1V8_N | IO_L15N_T2L_N5_AD11N_64 | 1.8 (LVCMOS18 o LVDS) |
| AY21 | GPIO_1_1V8_P | IO_L15P_T2L_N4_AD11P_64 | 1.8 (LVCMOS18 o LVDS) |
| AW20 | GPIO_2_1V8_N | IO_L16N_T2U_N7_QBC_AD3N_64 | 1.8 (LVCMOS18 o LVDS) |
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| AV20 | GPIO_2_1V8_P | IO_L16P_T2U_N6_QBC_AD3P_64 | 1.8 (LVCMOS18 o LVDS) |
| AW18 | GPIO_3_1V8_N | IO_L17N_T2U_N9_AD10N_64 | 1.8 (LVCMOS18 o LVDS) |
| AW19 | GPIO_3_1V8_P | IO_L17P_T2U_N8_AD10P_64 | 1.8 (LVCMOS18 o LVDS) |
| BA27 | IBM_PERST_1V8_L | IO_L20P_T3L_N2_AD1P_D08_65 | 1.8 (LVCMOS18) |
| BA18 | ISO_CLK_1V8 | IO_L14P_T2L_N2_GC_64 | 1.8 (LVCMOS18) |
| AD8 | PCIE_LCL_REFCLK_PIN_N | MGTREFCLK0N_226 | RIF.MGT |
| AD9 | PCIE_LCL_REFCLK_PIN_P | MGTREFCLK0P_226 | RIF.MGT |
| AF8 | PCIE_REFCLK_1_PIN_N | MGTREFCLK0N_225 | RIF.MGT |
| AF9 | PCIE_REFCLK_1_PIN_P | MGTREFCLK0P_225 | RIF.MGT |
| Numero di modello: AB8 | PCIE_REFCLK_2_PIN_N | MGTREFCLK0N_227 | RIF.MGT |
| Numero di modello: AB9 | PCIE_REFCLK_2_PIN_P | MGTREFCLK0P_227 | RIF.MGT |
| AL1 | PCIE_RX0_N | MGTYRXN3_227 | Gestione del personale |
| AL2 | PCIE_RX0_P | MGTYRXP3_227 | Gestione del personale |
| AM3 | PCIE_RX1_N | MGTYRXN2_227 | Gestione del personale |
| AM4 | PCIE_RX1_P | MGTYRXP2_227 | Gestione del personale |
| BA1 | PCIE_RX10_N | MGTYRXN1_225 | Gestione del personale |
| BA2 | PCIE_RX10_P | MGTYRXP1_225 | Gestione del personale |
| BC1 | PCIE_RX11_N | MGTYRXN0_225 | Gestione del personale |
| BC2 | PCIE_RX11_P | MGTYRXP0_225 | Gestione del personale |
| AY3 | PCIE_RX12_N | MGTYRXN3_224 | Gestione del personale |
| AY4 | PCIE_RX12_P | MGTYRXP3_224 | Gestione del personale |
| BB3 | PCIE_RX13_N | MGTYRXN2_224 | Gestione del personale |
| BB4 | PCIE_RX13_P | MGTYRXP2_224 | Gestione del personale |
| BD3 | PCIE_RX14_N | MGTYRXN1_224 | Gestione del personale |
| BD4 | PCIE_RX14_P | MGTYRXP1_224 | Gestione del personale |
| BE5 | PCIE_RX15_N | MGTYRXN0_224 | Gestione del personale |
| BE6 | PCIE_RX15_P | MGTYRXP0_224 | Gestione del personale |
| L'AK3 | PCIE_RX2_N | MGTYRXN1_227 | Gestione del personale |
| L'AK4 | PCIE_RX2_P | MGTYRXP1_227 | Gestione del personale |
| AN1 | PCIE_RX3_N | MGTYRXN0_227 | Gestione del personale |
| AN2 | PCIE_RX3_P | MGTYRXP0_227 | Gestione del personale |
| AP3 | PCIE_RX4_N | MGTYRXN3_226 | Gestione del personale |
| AP4 | PCIE_RX4_P | MGTYRXP3_226 | Gestione del personale |
| AR1 | PCIE_RX5_N | MGTYRXN2_226 | Gestione del personale |
| AR2 | PCIE_RX5_P | MGTYRXP2_226 | Gestione del personale |
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| AT3 | PCIE_RX6_N | MGTYRXN1_226 | Gestione del personale |
| AT4 | PCIE_RX6_P | MGTYRXP1_226 | Gestione del personale |
| AU1 | PCIE_RX7_N | MGTYRXN0_226 | Gestione del personale |
| AU2 | PCIE_RX7_P | MGTYRXP0_226 | Gestione del personale |
| AV3 | PCIE_RX8_N | MGTYRXN3_225 | Gestione del personale |
| AV4 | PCIE_RX8_P | MGTYRXP3_225 | Gestione del personale |
| AW1 | PCIE_RX9_N | MGTYRXN2_225 | Gestione del personale |
| AW2 | PCIE_RX9_P | MGTYRXP2_225 | Gestione del personale |
| Y4 | PCIE_TX0_PIN_N | MGTYTXN3_227 | Gestione del personale |
| Y5 | PCIE_TX0_PIN_P | MGTYTXP3_227 | Gestione del personale |
| AA6 | PCIE_TX1_PIN_N | MGTYTXN2_227 | Gestione del personale |
| AA7 | PCIE_TX1_PIN_P | MGTYTXP2_227 | Gestione del personale |
| AL6 | PCIE_TX10_PIN_N | MGTYTXN1_225 | Gestione del personale |
| AL7 | PCIE_TX10_PIN_P | MGTYTXP1_225 | Gestione del personale |
| AM8 | PCIE_TX11_PIN_N | MGTYTXN0_225 | Gestione del personale |
| AM9 | PCIE_TX11_PIN_P | MGTYTXP0_225 | Gestione del personale |
| AN6 | PCIE_TX12_PIN_N | MGTYTXN3_224 | Gestione del personale |
| AN7 | PCIE_TX12_PIN_P | MGTYTXP3_224 | Gestione del personale |
| AP8 | PCIE_TX13_PIN_N | MGTYTXN2_224 | Gestione del personale |
| AP9 | PCIE_TX13_PIN_P | MGTYTXP2_224 | Gestione del personale |
| AR6 | PCIE_TX14_PIN_N | MGTYTXN1_224 | Gestione del personale |
| AR7 | PCIE_TX14_PIN_P | MGTYTXP1_224 | Gestione del personale |
| AT8 | PCIE_TX15_PIN_N | MGTYTXN0_224 | Gestione del personale |
| AT9 | PCIE_TX15_PIN_P | MGTYTXP0_224 | Gestione del personale |
| Numero di modello: AB4 | PCIE_TX2_PIN_N | MGTYTXN1_227 | Gestione del personale |
| Numero di modello: AB5 | PCIE_TX2_PIN_P | MGTYTXP1_227 | Gestione del personale |
| AC6 | PCIE_TX3_PIN_N | MGTYTXN0_227 | Gestione del personale |
| AC7 | PCIE_TX3_PIN_P | MGTYTXP0_227 | Gestione del personale |
| AD4 | PCIE_TX4_PIN_N | MGTYTXN3_226 | Gestione del personale |
| AD5 | PCIE_TX4_PIN_P | MGTYTXP3_226 | Gestione del personale |
| AF4 | PCIE_TX5_PIN_N | MGTYTXN2_226 | Gestione del personale |
| AF5 | PCIE_TX5_PIN_P | MGTYTXP2_226 | Gestione del personale |
| AE6 | PCIE_TX6_PIN_N | MGTYTXN1_226 | Gestione del personale |
| AE7 | PCIE_TX6_PIN_P | MGTYTXP1_226 | Gestione del personale |
| AH4 | PCIE_TX7_PIN_N | MGTYTXN0_226 | Gestione del personale |
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| AH5 | PCIE_TX7_PIN_P | MGTYTXP0_226 | Gestione del personale |
| AG6 | PCIE_TX8_PIN_N | MGTYTXN3_225 | Gestione del personale |
| AG7 | PCIE_TX8_PIN_P | MGTYTXP3_225 | Gestione del personale |
| AJ6 | PCIE_TX9_PIN_N | MGTYTXN2_225 | Gestione del personale |
| AJ7 | PCIE_TX9_PIN_P | MGTYTXP2_225 | Gestione del personale |
| AW27 | PERST0_1V8_L | IO_T3U_N12_PERSTN0_65 | 1.8 (LVCMOS18) |
| AY27 | PERST1_1V8_L | IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65 | 1.8 (LVCMOS18) |
| AD39 | QSFP_CLK_PIN_N | MGTREFCLK0N_126 | RIF.MGT |
| AD38 | QSFP_CLK_PIN_P | MGTREFCLK0P_126 | RIF.MGT |
| AV16 | QSFP_INT_1V8_L | IO_L24P_T3U_N10_64 | 1.8 (LVCMOS18) |
| BA14 | QSFP_MODPRS_L | IO_L22N_T3U_N7_DBC_AD0N_64 | 1.8 (LVCMOS18) |
| AV15 | QSFP_RST_1V8_L | IO_L24N_T3U_N11_64 | 1.8 (LVCMOS18) |
| AU46 | QSFP_RX0_N | MGTYRXN0_126 | Gestione del personale |
| AU45 | QSFP_RX0_P | MGTYRXP0_126 | Gestione del personale |
| AT44 | QSFP_RX1_N | MGTYRXN1_126 | Gestione del personale |
| AT43 | QSFP_RX1_P | MGTYRXP1_126 | Gestione del personale |
| AR46 | QSFP_RX2_N | MGTYRXN2_126 | Gestione del personale |
| AR45 | QSFP_RX2_P | MGTYRXP2_126 | Gestione del personale |
| AP44 | QSFP_RX3_N | MGTYRXN3_126 | Gestione del personale |
| AP43 | QSFP_RX3_P | MGTYRXP3_126 | Gestione del personale |
| AN46 | QSFP_RX4_N | MGTYRXN0_127 | Gestione del personale |
| AN45 | QSFP_RX4_P | MGTYRXP0_127 | Gestione del personale |
| L'AK44 | QSFP_RX5_N | MGTYRXN1_127 | Gestione del personale |
| L'AK43 | QSFP_RX5_P | MGTYRXP1_127 | Gestione del personale |
| AM44 | QSFP_RX6_N | MGTYRXN2_127 | Gestione del personale |
| AM43 | QSFP_RX6_P | MGTYRXP2_127 | Gestione del personale |
| AL46 | QSFP_RX7_N | MGTYRXN3_127 | Gestione del personale |
| AL45 | QSFP_RX7_P | MGTYRXP3_127 | Gestione del personale |
| AW15 | QSFP_SCL_1V8 | IO_L23P_T3U_N8_64 | 1.8 (LVCMOS18) |
| AW14 | QSFP_SDA_1V8 | IO_L23N_T3U_N9_64 | 1.8 (LVCMOS18) |
| AH43 | QSFP_TX0_N | MGTYTXN0_126 | Gestione del personale |
| AH42 | QSFP_TX0_P | MGTYTXP0_126 | Gestione del personale |
| AE41 | QSFP_TX1_N | MGTYTXN1_126 | Gestione del personale |
| AE40 | QSFP_TX1_P | MGTYTXP1_126 | Gestione del personale |
| AF43 | QSFP_TX2_N | MGTYTXN2_126 | Gestione del personale |
| Numero PIN | Nome del segnale | Nome pin | Banca Voltage |
| AF42 | QSFP_TX2_P | MGTYTXP2_126 | Gestione del personale |
| AD43 | QSFP_TX3_N | MGTYTXN3_126 | Gestione del personale |
| AD42 | QSFP_TX3_P | MGTYTXP3_126 | Gestione del personale |
| AC41 | QSFP_TX4_N | MGTYTXN0_127 | Gestione del personale |
| AC40 | QSFP_TX4_P | MGTYTXP0_127 | Gestione del personale |
| Numero di modello: AB43 | QSFP_TX5_N | MGTYTXN1_127 | Gestione del personale |
| Numero di modello: AB42 | QSFP_TX5_P | MGTYTXP1_127 | Gestione del personale |
| AA41 | QSFP_TX6_N | MGTYTXN2_127 | Gestione del personale |
| AA40 | QSFP_TX6_P | MGTYTXP2_127 | Gestione del personale |
| Y43 | QSFP_TX7_N | MGTYTXN3_127 | Gestione del personale |
| Y42 | QSFP_TX7_P | MGTYTXP3_127 | Gestione del personale |
| AV36 | SI5328_1V8_SCL | IO_L24N_T3U_N11_66 | 1.8 (LVCMOS18) |
| AV35 | SI5328_1V8_SDA | IO_L24P_T3U_N10_66 | 1.8 (LVCMOS18) |
| AE37 | SI5328_OUT_0_PIN_N | MGTREFCLK1N_125 | RIF.MGT |
| AE36 | SI5328_OUT_0_PIN_P | MGTREFCLK1P_125 | RIF.MGT |
| Numero di modello: AB39 | SI5328_OUT_1_PIN_N | MGTREFCLK0N_127 | RIF.MGT |
| Numero di modello: AB38 | SI5328_OUT_1_PIN_P | MGTREFCLK0P_127 | RIF.MGT |
| BB19 | SI5328_REFCLK_IN_N | IO_L12N_T1U_N11_GC_64 | 1.8 (LVDS) |
| BB20 | SI5328_REFCLK_IN_P | IO_L12P_T1U_N10_GC_64 | 1.8 (LVDS) |
| AV33 | SI5328_RST_1V8_L | IO_L22P_T3U_N6_DBC_AD0P_66 | 1.8 (LVCMOS18) |
| BE30 | SPARE_SCL | IO_L5N_T0U_N9_AD14N_66 | 1.8 (LVCMOS18) |
| BC30 | SPARE_SDA | IO_L6P_T0U_N10_AD6P_66 | 1.8 (LVCMOS18) |
| BD30 | SPARE_WP | IO_L6N_T0U_N11_AD6N_66 | 1.8 (LVCMOS18) |
| BE31 | SRVC_MD_L_1V8 | IO_L3P_T0L_N4_AD15P_66 | 1.8 (LVCMOS18) |
| AV32 | UTENTE_LED_A0_1V8 | IO_L18N_T2U_N11_AD2N_66 | 1.8 (LVCMOS18) |
| AW32 | UTENTE_LED_A1_1V8 | IO_T2U_N12_66 | 1.8 (LVCMOS18) |
| AY30 | UTENTE_LED_G0_1V8 | IO_L17N_T2U_N9_AD10N_66 | 1.8 (LVCMOS18) |
| AV31 | UTENTE_LED_G1_1V8 | IO_L18P_T2U_N10_AD2P_66 | 1.8 (LVCMOS18) |
| AW33 | USR_SW_0 | IO_L22N_T3U_N7_DBC_AD0N_66 | 1.8 (LVCMOS18) |
| AY36 | USR_SW_1 | IO_L23P_T3U_N8_66 | 1.8 (LVCMOS18) |
Cronologia delle revisioni
| Data | Revisione | Modificato da | Natura del cambiamento |
| 24 settembre 2018 | 1.0 | K.Roth | Versione iniziale |
|
31 ottobre 2018 |
1.1 |
K.Roth |
Immagini del prodotto aggiornate, frequenza di clock programmabile predefinita modificata per CAPI_CLK_1 a 161 MHz |
|
14 dicembre 2018 |
1.2 |
K.Roth |
Aggiornato il numero di parte flash della configurazione, modificato il testo della descrizione gpio per maggiore precisione, aggiunto peso. |
|
24 ottobre 2019 |
1.3 |
K.Roth |
Aggiornato Configurazione per rimuovere la mappa degli indirizzi e correggere la descrizione della capacità della parte di memoria. |
|
25 gennaio 2022 |
1.4 |
K.Roth |
Aggiornato Termico Prestazione per includere dati sull'efficienza termica e commenti sull'impatto della Sindone, rimossi i riferimenti a QSFP0 e QSFP1 dalla sezione QSFP-DD e numero di parte aggiornato del ricetrasmettitore da 25 Gb. |
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ALPHA DATA ADM-PCIE-9H3 Scheda di elaborazione FPGA ad alte prestazioni [pdf] Manuale d'uso ADM-PCIE-9H3 Scheda di elaborazione FPGA ad alte prestazioni, ADM-PCIE-9H3, Scheda di elaborazione FPGA ad alte prestazioni, Scheda di elaborazione FPGA, Scheda di elaborazione |
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