Manuale di riferimento Arty Z7
L'Arty Z7 è una piattaforma di sviluppo pronta per l'uso progettata attorno allo Zynq-7000™ All Programmable System-on-Chip (AP SoC) di Xilinx. L'architettura Zynq-7000 integra strettamente un processore ARM Cortex-A650 dual-core da 9 MHz() con logica FPGA (Field Programmable Gate Array) Xilinx serie 7. Questo abbinamento garantisce la possibilità di circondare un potente processore con un set unico di periferiche e controller definiti dal software, personalizzati dall'utente per l'applicazione di destinazione.
I set di strumenti Vivado, Petalinux e SDSoC forniscono ciascuno un percorso accessibile tra la definizione del set di periferiche personalizzato e il portare la sua funzionalità su un sistema operativo Linux () o un programma bare metal in esecuzione sul processore. Per coloro che cercano un'esperienza di progettazione della logica digitale più tradizionale, è anche possibile ignorare i processori ARM e programmare l'FPGA di Zynq come faresti con qualsiasi altro FPGA Xilinx. Digilent fornisce una serie di materiali e risorse per Arty Z7 che ti consentiranno di utilizzare rapidamente il tuo strumento preferito.
Arty Z7 Manuale di riferimento [Reference.Digilentinc]
Scarica questo manuale di riferimento
- Questo manuale di riferimento non è ancora disponibile per il download.
Caratteristiche
Processore ZYNQ
- Processore Cortex-A650 dual-core da 9 MHz
- Controller di memoria DDR3 con 8 canali DMA e 4 porte slave AXI3 ad alte prestazioni Performance
- Controller per periferiche a banda larga: 1G Ethernet, USB 2.0, SDIO
- Controller periferico a bassa larghezza di banda: SPI, UART, CAN, I2C
- Programmabile da JTAG, Quad-SPI flash e scheda microSD
- Logica programmabile equivalente ad Artix-7 FPGA
Memoria
- DDR512 da 3 MB con bus a 16 bit a 1050 Mbps
- 16 MB Quad-SPI Flash con identificatore compatibile EUI-48/48™ univoco globale a 64 bit programmato in fabbrica
- slot microSD
Energia
- Alimentato da USB o da qualsiasi fonte di alimentazione esterna 7V-15V
USB ed Ethernet
- Fisica Gigabit Ethernet
- USB-JTAG Circuiti di programmazione
- Ponte USB-UART
- USB OTG PHY (supporta solo host)
Audio e Video
- Porta dissipatore HDMI (ingresso)
- Porta sorgente HDMI (uscita)
- Uscita audio mono pilotata da PWM con jack da 3.5 mm
Interruttori, pulsanti e LED
- 4 pulsanti
- 2 interruttori a scorrimento
- 4 LED
- 2 LED RGB
Connettori di espansione
- Due porte Pmod
- 16 I/O FPGA totali
- Connettore Shield Arduino/chipKIT
- Fino a 49 I/O FPGA totali (vedi tabella sotto)
- 6 ingressi analogici 0-3.3 V single-ended a XADC
- 4 ingressi analogici differenziali 0-1.0 V a XADC
Opzioni di acquisto
L'Arty Z7 può essere acquistato con uno Zynq-7010 o uno Zynq-7020 caricato. Queste due varianti di prodotto Arty Z7 sono indicate rispettivamente come Arty Z7-10 e Arty Z7-20. Quando la documentazione Digilent descrive funzionalità comuni a entrambe queste varianti, vengono indicate collettivamente come "Arty Z7". Quando si descrive qualcosa che è comune solo a una variante specifica, la variante sarà esplicitamente chiamata con il suo nome.
L'unica differenza tra Arty Z7-10 e Arty Z7-20 sono le capacità della parte Zynq e la quantità di I/O disponibile sul connettore shield. I processori Zynq hanno entrambi le stesse capacità, ma il -20 ha un FPGA interno circa 3 volte più grande del -10. Le differenze tra le due varianti sono riassunte di seguito:
| Variante del prodotto | Arty Z7-10 | Arty Z7-20 |
| Zynq parte | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS su chip ADC () | SÌ | SÌ |
| Tabelle di ricerca (LUT) | 17,600 | 53,200 |
| Infradito | 35,200 | 106,400 |
| Bloccare RAM () | 270 KB | 630 KB |
| Riquadri Gestione Orologio | 2 | 4 |
| Scudo disponibile Entrata/uscita | 26 | 49 |
Su Arty Z7-10, la fila interna dello schermo digitale (IO26-IO41) e IOA (noto anche come IO42) non sono collegati all'FPGA e A0-A5 può essere utilizzato solo come ingressi analogici. Ciò non influirà sulla funzionalità della maggior parte degli shield Arduino esistenti, poiché la maggior parte non utilizza questa riga interna di segnali digitali.
La scheda può essere acquistata da sola o con un voucher per sbloccare il set di strumenti Xilinx SDSoC. Il voucher SDSoC sblocca una licenza di 1 anno e può essere utilizzato solo con Arty Z7. Dopo la scadenza della licenza, qualsiasi versione di SDSoC rilasciata durante questo periodo di 1 anno può continuare a essere utilizzata a tempo indeterminato. Per ulteriori informazioni sull'acquisto, vedere la pagina del prodotto Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Al momento dell'acquisto, è anche possibile aggiungere una scheda microSD, un alimentatore 12V 3A e un cavo micro USB secondo necessità.
Si noti che a causa dell'FPGA più piccolo dello Zynq-7010, non è molto adatto per essere utilizzato in SDSoC per applicazioni di visione integrate. Consigliamo alle persone di acquistare l'Arty Z7-20 se sono interessate a questo tipo di applicazioni.
Differenze da PYNQ-Z1
Arty Z7-20 condivide esattamente lo stesso SoC con il PYNQ-Z1. Per quanto riguarda le funzionalità, all'Arty Z7-20 manca l'ingresso del microfono, ma aggiunge un pulsante di ripristino all'accensione. Il software scritto per PYNQ-Z1 dovrebbe funzionare invariato ad eccezione dell'ingresso del microfono, il cui pin FPGA è lasciato scollegato.
Supporto software
L'Arty Z7 è completamente compatibile con la Vivado Design Suite ad alte prestazioni di Xilinx. Questo set di strumenti unisce la progettazione della logica FPGA e lo sviluppo del software ARM integrato in un flusso di progettazione intuitivo e facile da usare. Può essere utilizzato per la progettazione di sistemi di qualsiasi complessità, da un sistema operativo completo che esegue più applicazioni server in tandem, fino a un semplice programma bare metal che controlla alcuni LED.
È anche possibile trattare il SoC Zynq AP come un FPGA autonomo per coloro che non sono interessati a utilizzare il processore nella loro progettazione. A partire dalla versione 2015.4 di Vivado, le funzioni Analizzatore logico e Sintesi di alto livello di Vivado sono gratuite per tutti Webobiettivi PACK, che include l'Arty Z7. L'analizzatore logico assiste con il debug della logica e lo strumento HLS consente di compilare il codice C direttamente in HDL.
Le piattaforme Zynq sono adatte per essere target Linux embedded e Arty Z7 non fa eccezione. Per aiutarti a iniziare, Digilent fornisce un progetto Petalinux che ti consentirà di utilizzare rapidamente un sistema Linux. Per ulteriori informazioni, vedere il Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
L'Arty Z7 può essere utilizzato anche nell'ambiente SDSoC di Xilinx, che consente di progettare con facilità programmi accelerati FPGA e pipeline video in un ambiente interamente C/C++. Per ulteriori informazioni su SDSoC, vedere il Sito Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent rilascerà una piattaforma compatibile con video con supporto Linux in tempo per la versione SDSoC 2017.1. Si noti che a causa dell'FPGA più piccolo dell'Arty Z7-10, con quella piattaforma sono incluse solo demo di elaborazione video di base. Digilent consiglia l'Arty Z7-20 a chi è interessato all'elaborazione video.
Chi ha familiarità con i vecchi set di strumenti Xilinx ISE/EDK prima del rilascio di Vivado può anche scegliere di utilizzare l'Arty Z7 in quel set di strumenti. Digilent non ha molti materiali per supportare questo, ma puoi sempre chiedere aiuto sul Forum Digilent (https://forum.digilentinc.com).
Alimentatori
L'Arty Z7 può essere alimentato dal Digilent USB-JTAG-Porta UART (J14) o da qualche altro tipo di fonte di alimentazione come una batteria o un alimentatore esterno. Il jumper JP5 (vicino all'interruttore di alimentazione) determina quale fonte di alimentazione viene utilizzata.
Una porta USB 2.0 può fornire un massimo di 0.5 A di corrente secondo le specifiche. Ciò dovrebbe fornire energia sufficiente per progetti di complessità inferiore. Le applicazioni più impegnative, incluse quelle che pilotano più schede periferiche o altri dispositivi USB, potrebbero richiedere più energia di quella che può fornire la porta USB. In questo caso, il consumo di energia aumenterà fino a quando non sarà limitato dall'host USB. Questo limite varia molto tra i produttori di computer host e dipende da molti fattori. Quando nel limite corrente, una volta che il voltagLe rotaie scendono al di sotto del loro valore nominale, Zynq viene ripristinato dal segnale di ripristino all'accensione e il consumo di energia torna al suo valore inattivo. Inoltre, potrebbe essere necessario eseguire alcune applicazioni senza essere collegate alla porta USB del PC. In questi casi, è possibile utilizzare un alimentatore esterno o una batteria.
È possibile utilizzare un alimentatore esterno (es. wall wart) collegandolo alla presa di alimentazione (J18) e impostando il jumper JP5 su “REG”. L'alimentazione deve utilizzare una spina coassiale, con centro positivo da 2.1 mm di diametro interno e fornire da 7 V CC a 15 V CC. I materiali di consumo adatti possono essere acquistati da Digilent websito o tramite fornitori di cataloghi come DigiKey. Volume di alimentazionetages superiori a 15VDC potrebbero causare danni permanenti. Un alimentatore esterno adatto è incluso con il kit di accessori Arty Z7.
Simile all'utilizzo di un alimentatore esterno, è possibile utilizzare una batteria per alimentare l'Arty Z7 collegandolo al connettore dello schermo e impostando il ponticello JP5 su "REG". Il terminale positivo della batteria deve essere collegato al pin etichettato "VIN" su J7 e il terminale negativo deve essere collegato al pin etichettato GND () su J7.
La PMU TPS65400 di Texas Instruments integrata crea le necessarie alimentazioni da 3.3 V, 1.8 V, 1.5 V e 1.0 V dall'ingresso di alimentazione principale. La Tabella 1.1 fornisce ulteriori informazioni (le correnti tipiche dipendono fortemente dalla configurazione di Zynq e i valori forniti sono tipici dei progetti di medie dimensioni/velocità).
L'Arty Z7 non ha un interruttore di alimentazione, quindi quando una fonte di alimentazione è collegata e selezionata con JP5 sarà sempre accesa. Per ripristinare Zynq senza scollegare e ricollegare l'alimentazione, è possibile utilizzare il pulsante SRST rosso. Il LED indicatore di alimentazione () (LD13) è acceso quando tutte le linee di alimentazione raggiungono il loro vol . nominaletage.
| Fornitura | Circuiti | Current (max/typical) |
| 3.3V | I/O FPGA, porte USB, orologi, Ethernet, slot SD, Flash, HDMI | 1.6A/0.1A a 1.5A |
| 1.0V | FPGA, core Ethernet | 2.6A/0.2A a 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A a 1.2A |
| 1.8V | Ausiliario FPGA, I/O Ethernet, Controller USB | 1.8A/0.1A a 0.6A |
Tabella 1.1. Alimentatori Arty Z7.
Architettura Zynq APSoC
Zynq APSoC è diviso in due sottosistemi distinti: il sistema di elaborazione (PS) e la logica programmabile (PL). La Figura 2.1 mostra un overview dell'architettura Zynq APSoC, con il PS colorato in verde chiaro e il PL in giallo. Si noti che il controller PCIe Gen2 e i ricetrasmettitori multigigabit non sono disponibili sui dispositivi Zynq-7020 o Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figura 2.1 Architettura Zynq APSoC
Il PL è quasi identico a un Artix FPGA Xilinx serie 7, tranne per il fatto che contiene diverse porte e bus dedicati che lo accoppiano strettamente al PS. Il PL inoltre non contiene lo stesso hardware di configurazione di un tipico FPGA serie 7 e deve essere configurato direttamente dal processore o tramite JTAG porta.
Il PS è costituito da molti componenti, tra cui l'Application Processing Unit (APU, che include 2 processori Cortex-A9), l'interconnessione AMBA (Advanced Microcontroller Bus Architecture), il controller di memoria DDR3 e vari controller periferici con i loro ingressi e uscite multiplexati a 54 pin (chiamati I/O multiplexati o pin MIO). I controller periferici che non hanno i loro ingressi e uscite collegati ai pin MIO possono invece instradare i loro I/O attraverso il PL, tramite l'interfaccia Extended-MIO (EMIO). I controller periferici sono collegati ai processori come slave tramite l'interconnessione AMBA e contengono registri di controllo leggibili/scrivibili indirizzabili nello spazio di memoria dei processori. La logica programmabile è anche collegata all'interconnessione come slave e i progetti possono implementare più core nel fabric FPGA che contengono anche registri di controllo indirizzabili. Inoltre, i core implementati nel PL possono attivare interrupt ai processori (connessioni non mostrate in Fig. 3) ed eseguire accessi DMA alla memoria DDR3.
Ci sono molti aspetti dell'architettura Zynq APSoC che esulano dallo scopo di questo documento. Per una descrizione completa ed approfondita, fare riferimento al Manuale di riferimento tecnico Zynq ug585-Zynq-7000TRM [PDF]
La Tabella 2.1 mostra i componenti esterni collegati ai pin MIO dell'Arty Z7. I preset Zynq File trovato sul Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) può essere importato in EDK e Vivado Designs per configurare correttamente il PS per funzionare con queste periferiche.
| MIO500 3.3 V | Periferiche |
| Spillo | ENET 0 | Spia flash | USB 0 | Scudo | UART0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLC () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ripristino Ethernet | ||||
| 10 | Interruzione Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Ripristino dello scudo | ||||
| 13 (N/C) | |||||
| 14 | Ingresso UART | ||||
| 15 | Uscita UART |
| MIO 501 1.8 V | Periferiche | ||
| Spillo | ENET 0 | USB 0 | SDI 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATI4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | Nuovo | ||
| 32 | DATI0 | ||
| 33 | DATI1 | ||
| 34 | DATI2 | ||
| 35 | DATI3 | ||
| 36 | Orologio | ||
| 37 | DATI5 | ||
| 38 | DATI6 | ||
| 39 | DATI7 | ||
| 40 | CCLK | ||
| 41 | Comando | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Configurazione Zynq
A differenza dei dispositivi Xilinx FPGA, i dispositivi APSoC come Zynq-7020 sono progettati attorno al processore, che funge da master per il tessuto logico programmabile e tutte le altre periferiche su chip nel sistema di elaborazione. Ciò fa sì che il processo di avvio di Zynq sia più simile a quello di un microcontrollore rispetto a un FPGA. Questo processo prevede il caricamento e l'esecuzione da parte del processore di un'immagine di avvio Zynq, che include un primo Stage Bootloader (FSBL), un flusso di bit per la configurazione della logica programmabile (opzionale) e un'applicazione utente. Il processo di avvio è suddiviso in tre stages:
Stage 0
Dopo l'accensione dell'Arty Z7 o il ripristino di Zynq (nel software o premendo SRST), uno dei processori (CPU0) inizia a eseguire un pezzo interno di codice di sola lettura chiamato BootROM. Se e solo se Zynq è stato appena acceso, il BootROM bloccherà prima lo stato dei pin di modalità nel registro di modalità (i pin di modalità sono collegati a JP4 sull'Arty Z7). Se il BootROM viene eseguito a causa di un evento di ripristino, i pin di modalità non vengono bloccati e viene utilizzato lo stato precedente del registro di modalità. Ciò significa che l'Arty Z7 ha bisogno di un ciclo di spegnimento per registrare qualsiasi modifica nel ponticello della modalità di programmazione (JP4). Successivamente, il BootROM copia un FSBL dalla forma di memoria non volatile specificata dal registro di modalità ai 256 KB di RAM interna () all'interno dell'APU (chiamata memoria su chip o OCM). L'FSBL deve essere racchiuso in un'immagine di avvio Zynq affinché BootROM possa copiarlo correttamente. L'ultima cosa che fa BootROM è passare l'esecuzione all'FSBL in OCM.
Stage 1
Durante questo stage, l'FSBL prima termina la configurazione dei componenti PS, come il controller di memoria DDR. Quindi, se un flusso di bit è presente nell'immagine di avvio di Zynq, viene letto e utilizzato per configurare il PL. Infine, l'applicazione utente viene caricata in memoria dall'immagine di avvio di Zynq e l'esecuzione viene trasferita ad essa.
Stage 2
Gli ultimi stage è l'esecuzione dell'applicazione utente che è stata caricata dall'FSBL. Questo può essere qualsiasi tipo di programma, da un semplice design "Hello World" a un secondo Stage Boot loader utilizzato per avviare un sistema operativo come Linux. Per una spiegazione più approfondita del processo di avvio, fare riferimento al capitolo 6 del Manuale di riferimento tecnico Zynq (Supporto [PDF]).
L'immagine di avvio di Zynq viene creata cantando Vivado e Xilinx Software Development Kit (Xilinx SDK). Per informazioni sulla creazione di questa immagine, fare riferimento alla documentazione Xilinx disponibile per questi strumenti.
L'Arty Z7 supporta tre diverse modalità di avvio: microSD, Quad SPI Flash e JTAG. La modalità di avvio viene selezionata utilizzando il ponticello Mode (JP4), che influenza lo stato dei pin di configurazione Zynq dopo l'accensione. La Figura 3.1 mostra come sono collegati i pin di configurazione Zynq su Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Figura 3.1. Pin di configurazione Arty Z7.
Le tre modalità di avvio sono descritte nelle sezioni seguenti.
Modalità di avvio microSD
L'Arty Z7 supporta l'avvio da una scheda microSD inserita nel connettore J9. La seguente procedura ti consentirà di avviare Zynq da microSD con un'immagine di avvio Zynq standard creata con gli strumenti Xilinx:
- Formattare la scheda microSD con un FAT32 file sistema.
- Copia l'immagine di avvio di Zynq creata con Xilinx SDK sulla scheda microSD.
- Rinominare l'immagine di avvio di Zynq sulla scheda microSD in BOOT.bin.
- Espellere la scheda microSD dal computer e inserirla nel connettore J9 sull'Arty Z7.
- Collega una fonte di alimentazione all'Arty Z7 e selezionala usando JP5.
- Posizionare un singolo ponticello su JP4, cortocircuitando i due pin superiori (etichettati "SD").
- Accendi la scheda. La scheda avvierà ora l'immagine sulla scheda microSD.
Modalità di avvio Quad SPI
L'Arty Z7 ha un Flash Quad-SPI da 16 MB integrato da cui Zynq può avviarsi. La documentazione disponibile da Xilinx descrive come utilizzare Xilinx SDK per programmare un'immagine di avvio Zynq in un dispositivo Flash collegato a Zynq. Una volta che Quad SPI Flash è stato caricato con un'immagine di avvio Zynq, è possibile seguire i seguenti passaggi per eseguire l'avvio da essa:
- Collega una fonte di alimentazione all'Arty Z7 e selezionala usando JP5.
- Posizionare un singolo ponticello su JP4, cortocircuitando i due pin centrali (etichettati "QSPI").
- Accendi la scheda. La scheda avvierà ora l'immagine memorizzata nella flash Quad SPI.
JTAG Modalità di avvio
Quando posizionato in JTAG modalità di avvio, il processore attenderà che il software venga caricato da un computer host utilizzando gli strumenti Xilinx. Dopo che il software è stato caricato, è possibile lasciare che il software inizi l'esecuzione o scorrerlo riga per riga utilizzando Xilinx SDK.
È anche possibile configurare direttamente il PL su JTAG, indipendente dal processore. Questo può essere fatto usando il Vivado Hardware Server.
L'Arty Z7 è configurato per l'avvio in Cascaded JTAG modalità, che consente di accedere al PS tramite lo stesso JTAG porto come PL. È anche possibile avviare l'Arty Z7 in Independent JTAG modalità caricando un jumper in JP2 e cortocircuitandolo. Ciò impedirà l'accesso al PS dal J . di bordoTAG circuiti e solo il PL sarà visibile nella catena di scansione. Per accedere a PS su JTAG mentre in J . indipendenteTAG modalità, gli utenti dovranno instradare i segnali per il PJTAG periferica su EMIO e utilizzare un dispositivo esterno per comunicare con esso.
Flash quadruplo SPI
L'Arty Z7 è dotato di un flash NOR seriale Quad SPI. Su questa scheda viene utilizzato lo Spansion S25FL128S. La memoria Flash SPI Multi-I/O viene utilizzata per fornire codice non volatile e memorizzazione dei dati. Può essere utilizzato per inizializzare il sottosistema PS e configurare il sottosistema PL. Gli attributi del dispositivo rilevanti sono:
- 16MB ()
- Supporto x1, x2 e x4
- Il bus accelera fino a 104 MHz (), supportando le velocità di configurazione Zynq a 100 MHz (). In modalità Quad SPI, questo si traduce in 400 Mbs
- Alimentato da 3.3 V
Il flash SPI si collega all'APSoC Zynq-7000 e supporta l'interfaccia Quad SPI. Ciò richiede la connessione a pin specifici in MIO Bank 0/500, in particolare MIO[1:6,8] come indicato nella scheda tecnica di Zynq. Viene utilizzata la modalità di feedback Quad-SPI, quindi qspi_sclk_fb_out/MIO[8] può essere commutato liberamente ed è collegato solo a un resistore di pull-up da 20K a 3.3V. Ciò consente una frequenza di clock Quad SPI maggiore di FQSPICLK2 (consultare il manuale di riferimento tecnico Zynqq
( ug585-Zynq-7000-TRM [PDF]) per saperne di più su questo).
Memoria DDR
L'Arty Z7 include componenti di memoria DDR43 IS16256TR125A-3KBL che creano un'interfaccia single rank, ampia a 16 bit e un totale di 512 MiB di capacità. La DDR3 è collegata al controller della memoria rigida nel Processor Subsystem (PS), come descritto nella documentazione di Zynq.
Il PS incorpora un'interfaccia per la porta di memoria AXI, un controller DDR, il PHY associato e un banco I/O dedicato. Sono supportate velocità dell'interfaccia di memoria DDR3 fino a 533 MHz ()/1066 Mbps¹.
Arty Z7 è stato indirizzato con un'impedenza di traccia di 40 ohm (+/-10%) per segnali single-ended e clock differenziale e strobo impostati su 80 ohm (+/-10%). Una funzione chiamata DCI (Digitally Controlled Impedance) viene utilizzata per abbinare la forza dell'unità e l'impedenza di terminazione dei pin PS all'impedenza della traccia. Sul lato della memoria, ogni chip calibra la sua terminazione sul die e la forza dell'unità utilizzando un resistore da 240 ohm sul pin ZQ.
Per motivi di layout, i due gruppi di byte di dati (DQ[0-7], DQ[8-15]) sono stati scambiati. Allo stesso modo, sono stati scambiati anche i bit di dati all'interno dei gruppi di byte. Queste modifiche sono trasparenti per l'utente. Durante l'intero processo di progettazione, sono state seguite le linee guida Xilinx PCB.
Sia i chip di memoria che il banco PS DDR sono alimentati dall'alimentazione da 1.5 V. Il riferimento del punto medio di 0.75 V viene creato con un semplice divisore di resistori ed è disponibile per Zynq come riferimento esterno.
Per un corretto funzionamento, è essenziale che il controller di memoria PS sia configurato correttamente. Le impostazioni vanno dal sapore effettivo della memoria ai ritardi di traccia della scheda. Per tua comodità, i preset Zynq file per l'Arty Z7 è fornito sul centro risorse
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) e configura automaticamente il core IP di Zynq Processing System con i parametri corretti.
Per le migliori prestazioni DDR3, l'addestramento DRAM è abilitato per il livellamento della scrittura, il gate di lettura e le opzioni del data eye di lettura nello strumento di configurazione PS negli strumenti Xilinx. L'addestramento viene eseguito dinamicamente dal controller per tenere conto dei ritardi della scheda, delle variazioni di processo e della deriva termica. I valori iniziali ottimali per il processo di addestramento sono i ritardi della scheda (ritardi di propagazione) per determinati segnali di memoria.
I ritardi della scheda sono specificati per ciascuno dei gruppi di byte. Questi parametri sono specifici della scheda e sono stati calcolati dai rapporti sulla lunghezza della traccia PCB. I valori DQS to CLK Delay e Board Delay sono calcolati specificamente per il design PCB dell'interfaccia di memoria Arty Z7.
Per maggiori dettagli sul funzionamento del controller di memoria, fare riferimento a Xilinx Manuale di riferimento tecnico Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹La frequenza di clock effettiva massima è 525 MHz () sull'Arty Z7 a causa della limitazione del PLL.
USB UART Bridge (porta seriale)
L'Arty Z7 include un bridge USB-UART FTDI FT2232HQ (collegato al connettore J14) che consente di utilizzare le applicazioni del PC per
comunicare con la scheda utilizzando i comandi della porta COM standard (o l'interfaccia TTY in Linux). I driver vengono installati automaticamente in Windows e nelle versioni più recenti di Linux. I dati della porta seriale vengono scambiati con Zynq utilizzando una porta seriale a due fili (TXD/RXD). Dopo l'installazione dei driver, è possibile utilizzare i comandi I/O dal PC diretti alla porta COM per produrre traffico dati seriale sui pin Zynq. La porta è collegata ai pin PS (MIO) e può essere utilizzata in combinazione con il controller UART.
I preset di Zynq file (disponibile in Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
si occupa di mappare i pin MIO corretti al controller UART 0 e utilizza i seguenti parametri di protocollo predefiniti: velocità di trasmissione 115200, 1 bit di stop, nessuna parità, lunghezza del carattere di 8 bit.
Due LED di stato integrati forniscono un feedback visivo sul traffico che scorre attraverso la porta: il LED di trasmissione () (LD11) e il LED di ricezione () (LD10). I nomi dei segnali che implicano la direzione provengono dal punto diview del DTE (Data Terminal Equipment), in questo caso il PC.
L'FT2232HQ viene utilizzato anche come controller per Digilent USB-JTAG circuiti, ma USB-UART e USB-JTAG le funzioni si comportano in modo del tutto indipendente l'una dall'altra. I programmatori interessati a utilizzare la funzionalità UART dell'FT2232 all'interno del loro progetto non devono preoccuparsi del JTAG circuiti che interferiscono con i trasferimenti di dati UART e viceversa. La combinazione di queste due funzionalità in un unico dispositivo consente di programmare Arty Z7, comunicare tramite UART e alimentare da un computer collegato con un singolo cavo Micro USB.
Il segnale DTR dal controller UART sull'FT2232HQ è collegato al MIO12 del dispositivo Zynq tramite JP1. Se l'IDE Arduino viene portato per funzionare con Arty Z7, questo ponticello può essere cortocircuitato e MIO12 potrebbe essere utilizzato per posizionare l'Arty Z7 in uno stato "pronto a ricevere un nuovo schizzo". Ciò imiterebbe il comportamento dei tipici bootloader IDE di Arduino.
Slot microSD
L'Arty Z7 fornisce uno slot MicroSD (J9) per l'archiviazione di memoria esterna non volatile e per l'avvio di Zynq. Lo slot è collegato al banco 1/501 MIO[40-47], incluso Card Detect. Sul lato PS, la periferica SDIO 0 è mappata su questi pin e controlla la comunicazione con la scheda SD. Il pinout può essere visto nella Tabella 7.1. Il controller periferico supporta le modalità di trasferimento SD a 1 bit ea 4 bit, ma non supporta la modalità SPI. Basato sul Manuale di riferimento tecnico Zynq ( Supporto [PDF] ), La modalità host SDIO è l'unica modalità supportata.
| Nome del segnale | Descrizione | Zynq Pin | Pin slot SD |
| SD_D0 | Dati[0] | MIO42 | 7 |
| SD_D1 | Dati[1] | MIO43 | 8 |
| SD_D2 | Dati[2] | MIO44 | 1 |
| SD_D3 | Dati[3] | MIO45 | 2 |
| SD_CCLK | Orologio | MIO40 | 5 |
| SD_CMD | Comando | MIO41 | 3 |
| SD_CD | Rilevamento carta | MIO47 | 9 |
Tabella 7.1. Piedinatura microSD
Lo slot SD è alimentato da 3.3 V ma è collegato tramite MIO Bank 1/501 (1.8 V). Pertanto, un traslatore di livello TI TXS02612 esegue questa traslazione. Il TXS02612 è in realtà un espansore di porte SDIO a 2 porte, ma viene utilizzata solo la sua funzione di spostamento del livello. Lo schema di collegamento è visibile in Figura 7.1. La mappatura dei pin corretti e la configurazione dell'interfaccia sono gestite dai preset Arty 7 Zynq file, Disponibile sul Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 7.1. Segnali slot microSD
Sono supportate sia le schede a bassa che ad alta velocità, la frequenza di clock massima è di 50 MHz (). Una carta di Classe 4 o superiore è
raccomandato.
Fare riferimento alla sezione 3.1 per informazioni su come avviare da una scheda SD. Per maggiori informazioni consultare il Manuale di riferimento tecnico Zynq ( ug585-Zynq-7000-TRM [PDF]).
Host USB
L'Arty Z7 implementa una delle due interfacce PS USB OTG disponibili sul dispositivo Zynq. Come PHY viene utilizzato un chip ricetrasmettitore USB 3320 Microchip USB2.0 con un'interfaccia ALPI a 8 bit. Il PHY è dotato di un front-end fisico completo HS-USB che supporta velocità fino a 480 Mbs. Il PHY è collegato a MIO Bank 1/501, che è alimentato a 1.8V. La periferica usb0 è utilizzata sulla PS, collegata tramite MIO[28-39]. L'interfaccia USB OTG è configurata per agire come host integrato. Le modalità USB OTG e dispositivo USB non sono supportate.
L'Arty Z7 è tecnicamente un "host incorporato" perché non fornisce i 150 µF di capacità richiesti su VBUS necessari per qualificarsi come host generico. È possibile modificare l'Arty Z7 in modo che sia conforme ai requisiti dell'host USB generico caricando C41 con un condensatore da 150 µF. Solo gli esperti nella saldatura di piccoli componenti su PCB dovrebbero tentare questa rielaborazione. Molte periferiche USB funzioneranno bene senza caricare C41. Sia che l'Arty Z7 sia configurato come host integrato o come host generico, può fornire 500 mA sulla linea VBUS 5V. Si noti che il caricamento di C41 può causare il ripristino di Arty Z7 all'avvio di Linux integrato mentre è alimentato dalla porta USB, indipendentemente dal fatto che un dispositivo USB sia collegato alla porta host. Ciò è causato dalla corrente di spunto che C41 provoca quando il controller host USB è abilitato e l'interruttore di alimentazione VBUS (IC9) è acceso.
Nota che se il tuo progetto utilizza la porta host USB (incorporata o generica), l'Arty Z7 dovrebbe essere alimentato tramite una batteria o un adattatore a muro in grado di fornire più energia (come quello incluso nel kit di accessori Arty Z7).
PHY Ethernet
L'Arty Z7 utilizza un Realtek RTL8211E-VL PHY per implementare una porta Ethernet 10/100/1000 per la connessione di rete. Il PHY si collega a MIO Bank 501 (1.8 V) e si interfaccia all'APSoC Zynq-7000 tramite RGMII per i dati e MDIO per la gestione. I segnali di interruzione ausiliaria (INTB) e di ripristino (PHYRSTB) si collegano rispettivamente ai pin MIO MIO10 e MIO9.
Figura 9.1. Segnali PHY Ethernet
Dopo l'accensione, il PHY si avvia con la negoziazione automatica abilitata, che pubblicizza velocità di collegamento 10/100/1000 e full-duplex. Se è collegato un partner compatibile con Ethernet, PHY stabilisce automaticamente un collegamento con esso, anche con Zynq non configurato.
Due LED indicatori di stato sono integrati vicino al connettore RJ-45 che indica il traffico (LD9) e lo stato del collegamento valido (LD8). La Tabella 9.1 mostra il comportamento predefinito.
| Funzione | Designatore | Stato | Descrizione |
| COLLEGAMENTO | LD8 | Continua a leggere | Collegamento 10/100/1000 |
| Lampeggiante 0.4 s ON, 2 s OFF | Collegamento, modalità Energy Efficient Ethernet (EEE) | ||
| ATTO | LD9 | lampeggiante | Trasmissione o ricezione |
Tabella 9.1. LED di stato Ethernet.
Zynq incorpora due controller Gigabit Ethernet indipendenti. Implementano un MAC Ethernet half/full duplex 10/100/1000. Di questi due, GEM 0 può essere mappato sui pin MIO a cui è collegato il PHY. Poiché il banco MIO è alimentato da 1.8 V, l'interfaccia RGMII utilizza driver HSTL Classe 1.8 da 1 V. Per questo standard I/O, nel banco 0.9 (PS_MIO_VREF) è fornito un riferimento esterno di 501 V. La mappatura dei pin corretti e la configurazione dell'interfaccia sono gestite da Arty Z7 Zynq Presets file, Disponibile sul Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Sebbene la configurazione di accensione predefinita del PHY possa essere sufficiente nella maggior parte delle applicazioni, il bus MDIO è disponibile per la gestione. All'RTL8211E-VL viene assegnato l'indirizzo a 5 bit 00001 sul bus MDIO. Con semplici comandi di lettura e scrittura del registro, è possibile leggere le informazioni sullo stato o modificare la configurazione. Realtek PHY segue una mappa di registro standard del settore per la configurazione di base.
La specifica RGMII richiede che il clock di ricezione (RXC) e di trasmissione (TXC) venga ritardato rispetto ai segnali di dati (RXD[0:3], RXCTL e TXD[0:3], TXCTL). Le linee guida Xilinx PCB richiedono anche l'aggiunta di questo ritardo. L'RTL8211E-VL è in grado di inserire un ritardo di 2ns sia sul TXC che sull'RXC in modo che le tracce della scheda non debbano essere allungate.
Il PHY è cronometrato dallo stesso 50 megahertz () oscillatore che sincronizza lo Zynq PS. La capacità parassita dei due carichi è sufficientemente bassa da essere pilotata da un'unica sorgente.
Su una rete Ethernet, ogni nodo necessita di un indirizzo MAC univoco. A tal fine, la regione programmabile una tantum (OTP) del flash Quad-SPI è stata programmata in fabbrica con un identificatore compatibile EUI-48/48™ univoco globale a 64 bit. L'intervallo di indirizzi OTP [0x20;0x25] contiene l'identificatore con il primo byte nell'ordine dei byte di trasmissione che si trova all'indirizzo più basso. Fare riferimento a Scheda tecnica della memoria flash (http://www.cypress.com/file/177966/download) per informazioni su come accedere alle regioni OTP. Quando si utilizza Petalinux, questo viene gestito automaticamente nel bootloader U-boot e il sistema Linux viene configurato automaticamente per utilizzare questo indirizzo MAC univoco.
Per ulteriori informazioni sull'utilizzo del Gigabit Ethernet MAC, fare riferimento a Manuale di riferimento tecnico Zynq
( ug585-Zynq-7000-TRM [PDF]).
Cavo HDMI
L'Arty Z7 contiene due porte HDMI senza buffer: una porta sorgente J11 (uscita) e una porta sink J10 (ingresso). Entrambe le porte utilizzano prese HDMI di tipo A con i dati e i segnali di clock terminati e collegati direttamente a Zynq PL.
Entrambi i sistemi HDMI e DVI utilizzano lo stesso standard di segnalazione TMDS, supportato direttamente dall'infrastruttura I/O utente di Zynq PL. Inoltre, le sorgenti HDMI sono retrocompatibili con i sink DVI e viceversa. Pertanto, semplici adattatori passivi (disponibili nella maggior parte dei negozi di elettronica) possono essere utilizzati per pilotare un monitor DVI o accettare un ingresso DVI. La presa HDMI include solo segnali digitali, quindi è possibile solo la modalità DVI-D.
I connettori HDMI a 19 pin includono tre canali dati differenziali, un canale di clock differenziale cinque TERRA () connessioni, un bus Consumer Electronics Control (CEC) a un filo, un bus Display Data Channel (DDC) a due fili che è essenzialmente un bus I2C, un segnale Hot Plug Detect (HPD), un segnale 5V in grado di fornire fino a 50 mA e un pin riservato (RES). Tutti i segnali non di alimentazione sono cablati a Zynq PL ad eccezione di RES.
| Pin/Signal | J11 (fonte) | J10 (lavello) | ||
| Descrizione | FPGA spillo | Descrizione | FPGA spillo | |
| D[2]_P, D[2]_N | Uscita dati | J18, H18 | Inserimento dati | N20, P20 |
| D[1]_P, D[1]_N | Uscita dati | K19, J19 | Inserimento dati | T20, U20 |
| D[0]_P, D[0]_N | Uscita dati | K17, K18 | Inserimento dati | V20, W20 |
| CLK_P, CLK_N | Uscita orologio | L16, L17 | Ingresso orologio | N18, P19 |
| CEC | Controllo elettronico di consumo bidirezionale (opzionale) | G15 | Controllo elettronico di consumo bidirezionale (opzionale) | H17 |
| SCL, SDA | DDC bidirezionale (opzionale) | La M17, la M18 | DDC bidirezionale | U14, U15 |
| HPD/HPA | Ingresso di rilevamento hot plug (invertito, opzionale) | R19 | Uscita asserita hot-plug | T19 |
Tabella 10.1. Descrizione e assegnazione dei pin HDMI.
Segnali TMDS
HDMI/DVI è un'interfaccia di streaming video digitale ad alta velocità che utilizza la segnalazione differenziale a transizione ridotta (TMDS). Per utilizzare correttamente una delle porte HDMI, è necessario implementare in Zynq PL un trasmettitore o un ricevitore conforme agli standard. I dettagli di implementazione esulano dallo scopo di questo manuale. Dai un'occhiata al repository IP Core della libreria video sul DigilentGitHub (https://github.com/Digilent) per IP di riferimento pronto all'uso.
Segnali ausiliari
Ogni volta che un dissipatore è pronto e desidera annunciare la sua presenza, collega il pin di alimentazione 5V0 al pin HPD. Su Arty Z7, questo viene fatto portando alto il segnale Hot Plug Assert. Nota che questo dovrebbe essere fatto solo dopo che uno slave di canale DDC è stato implementato in Zynq PL ed è pronto per trasmettere i dati di visualizzazione.
Il Display Data Channel, o DDC, è una raccolta di protocolli che consentono la comunicazione tra il display (sink) e l'adattatore grafico (source). La variante DDC2B si basa su I2C, il master del bus è la sorgente e lo slave del bus il sink. Quando una sorgente rileva un livello alto sul pin HPD, interroga il sink sul bus DDC per le capacità video. Determina se il sink è compatibile con DVI o HDMI e quali risoluzioni sono supportate. Solo dopo inizierà la trasmissione video. Fare riferimento alle specifiche VESA E-DDC per ulteriori informazioni.
Il Consumer Electronics Control, o CEC, è un protocollo opzionale che consente il passaggio di messaggi di controllo su una catena HDMI tra prodotti diversi. Un caso d'uso comune è una TV che trasmette messaggi di controllo provenienti da un telecomando universale a un DVR o un ricevitore satellitare. È un protocollo a un filo a un livello di 3.3 V collegato a un pin I/O utente Zynq PL. Il cavo può essere controllato in modalità open-drain consentendo a più dispositivi che condividono un cavo CEC comune. Fare riferimento all'addendum CEC delle specifiche HDMI 1.3 o successive per ulteriori informazioni.
Fonti dell'orologio
L'Arty Z7 fornisce un 50 megahertz () clock all'ingresso Zynq PS_CLK, che viene utilizzato per generare i clock per ciascuno dei sottosistemi PS. il 50 megahertz () ingresso consente al processore di funzionare a una frequenza massima di 650 megahertz () e il controller di memoria DDR3 per funzionare a un massimo di 525 MHz () (1050 Mbps). I preset Arty Z7 Zynq file disponibile su Centro risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) può essere importato nel core IP di Zynq Processing System in un progetto Vivado per configurare correttamente Zynq per funzionare con il 50 megahertz () ingresso orologio.
Il PS ha un PLL dedicato in grado di generare fino a quattro clock di riferimento, ciascuno con frequenze impostabili, che possono essere utilizzati per clockare la logica personalizzata implementata nel PL. Inoltre, l'Arty Z7 fornisce un 125 . esterno megahertz () clock di riferimento direttamente al pin H16 del PL. Il clock di riferimento esterno consente di utilizzare il PL in modo completamente indipendente dal PS, il che può essere utile per applicazioni semplici che non richiedono un processore.
Il PL di Zynq include anche MMCM e PLL che possono essere utilizzati per generare clock con frequenze e relazioni di fase precise. Uno dei quattro clock di riferimento PS o il 125 megahertz () il clock di riferimento esterno può essere utilizzato come ingresso per MMCM e PLL. L'Arty Z7-10 include 2 MMCM e 2 PLL e l'Arty Z7-20 include 4 MMCM e 4 PLL. Per una descrizione completa delle capacità delle risorse di clock di Zynq PL, fare riferimento alla "Guida per l'utente delle risorse di clock degli FPGA serie 7" disponibile da Xilinx.
La Figura 11.1 delinea lo schema di clock utilizzato sull'Arty Z7. Si noti che l'uscita del clock di riferimento da Ethernet PHY viene utilizzata come 125 megahertz () clock di riferimento al PL, al fine di ridurre il costo dell'inclusione di un oscillatore dedicato a questo scopo. Tieni presente che CLK125 sarà disabilitato quando Ethernet PHY (IC1) viene mantenuto in reset hardware portando il segnale PHYRSTB basso.
Figura 11.1. Cronometraggio Arty Z7.
I / O di base
La scheda Arty Z7 include due LED a tre colori, 2 interruttori, 4 pulsanti e 4 LED individuali come mostrato nella Figura 12.1. I pulsanti e gli interruttori a scorrimento sono collegati a Zynq PL tramite resistori in serie per evitare danni da cortocircuiti involontari (potrebbe verificarsi un cortocircuito se un pin FPGA assegnato a un pulsante o un interruttore a scorrimento fosse inavvertitamente definito come uscita). I quattro pulsanti sono interruttori “momentanei” che normalmente generano un'uscita bassa quando sono a riposo, e un'uscita alta solo quando sono premuti. Gli interruttori a scorrimento generano ingressi alti o bassi costanti a seconda della loro posizione.
Figura 12.1. Arty Z7 GPIO ().
I quattro singoli LED ad alta efficienza sono collegati ad anodo allo Zynq PL tramite resistori da 330 ohm, quindi si accenderanno quando un volume logico altotage viene applicato ai rispettivi pin I/O. LED aggiuntivi non accessibili all'utente indicano l'accensione, lo stato di programmazione PL e lo stato della porta USB ed Ethernet.
LED a tre colori
La scheda Arty Z7 contiene due LED a tre colori. Ogni tricolore GUIDATO () ha tre segnali di ingresso che pilotano i catodi di tre LED interni più piccoli: uno rosso, uno blu e uno verde. Portare alto il segnale corrispondente a uno di questi colori illuminerà l'interno GUIDATO (). I segnali di ingresso sono pilotati dallo Zynq PL attraverso un transistor, che inverte i segnali. Quindi, per illuminare il tricolore GUIDATO (), i segnali corrispondenti devono essere guidati in alto. Il tricolore GUIDATO () emetterà un colore che dipende dalla combinazione di LED interni attualmente illuminati. Ad esempioample, se i segnali rosso e blu sono guidati in alto e il verde è guidato in basso, il tri-colore GUIDATO () emetterà un colore viola.
Digilent consiglia vivamente l'uso della modulazione di larghezza di impulso (PWM) quando si pilotano i LED a tre colori. Portare uno qualsiasi degli ingressi su un '1' logico fisso risulterà nel GUIDATO () essere illuminato a un livello di luminosità sgradevole. È possibile evitare ciò assicurandosi che nessuno dei segnali a tre colori venga pilotato con un ciclo di lavoro superiore al 50%. L'uso di PWM espande notevolmente anche la potenziale tavolozza dei colori del led tricolore. La regolazione individuale del ciclo di lavoro di ciascun colore tra il 50% e lo 0% fa sì che i diversi colori vengano illuminati a diverse intensità, consentendo di visualizzare praticamente qualsiasi colore.
Uscita audio mono
Il jack audio integrato (J13) è pilotato da un filtro passa basso Sallen-Key Butterworth 4th Order che fornisce un'uscita audio mono. Il circuito del filtro passa basso è mostrato in Figura 14.1. L'ingresso del filtro (AUD_PWM) è collegato al pin R18 di Zynq PL. Un ingresso digitale sarà tipicamente un segnale open-drain a modulazione di larghezza di impulso (PWM) o modulato a densità di impulso (PDM) prodotto dall'FPGA. Il segnale deve essere portato basso per '0' logico e lasciato ad alta impedenza per '1' logico. Un resistore di pull-up integrato su un binario analogico pulito da 3.3 V stabilirà il volume correttotage per '1' logico. Il filtro passa-basso sull'ingresso fungerà da filtro di ricostruzione per convertire il segnale digitale modulato in larghezza di impulso in un vol analogicotage sull'uscita del jack audio.
(Figura 13.1. Circuito di uscita audio.
Il segnale di spegnimento audio (AUD_SD) viene utilizzato per disattivare l'uscita audio. È collegato al pin T17 di Zynq PL. Per utilizzare l'uscita audio, questo segnale deve essere portato a livello logico alto.
La risposta in frequenza del filtro passa-basso SK Butterworth è mostrata nella Figura 13.2. L'analisi AC del circuito viene eseguita utilizzando NI Multisim 12.0.
Figura 13.2. Risposta in frequenza di uscita audio.
Modulazione dell'ampiezza dell'impulso
Un segnale a modulazione di larghezza di impulso (PWM) è una catena di impulsi a una frequenza fissa, con ogni impulso potenzialmente avente una larghezza diversa. Questo segnale digitale può essere passato attraverso un semplice filtro passa-basso che integra la forma d'onda digitale per produrre un volume analogicotage proporzionale alla larghezza media dell'impulso su un certo intervallo (l'intervallo è determinato dalla frequenza di taglio di 3dB del filtro passa basso e dalla frequenza dell'impulso). Ad esempioample, se gli impulsi sono alti per una media del 10% del periodo di impulso disponibile, allora un integratore produrrà un valore analogico che è il 10% del Vdd voltage. La Figura 13.1.1 mostra una forma d'onda rappresentata come segnale PWM.
Figura 13.1.1. Forma d'onda PWM.
Il segnale PWM deve essere integrato per definire un volume analogicotage. La frequenza 3dB del filtro passa-basso dovrebbe essere di un ordine di grandezza inferiore alla frequenza PWM in modo che l'energia del segnale alla frequenza PWM venga filtrata dal segnale. Ad esempioample, se un segnale audio deve contenere fino a 5 kHz di informazioni sulla frequenza, allora la frequenza PWM dovrebbe essere almeno 50 kHz (e preferibilmente anche superiore). In generale, in termini di fedeltà del segnale analogico, maggiore è la frequenza PWM, meglio è. La Figura 13.1.2 mostra una rappresentazione di un integratore PWM che produce un'uscita voltage integrando il treno di impulsi. Notare il segnale di uscita del filtro a stato stazionario amprapporto di litude rispetto a Vdd è lo stesso del duty cycle della larghezza dell'impulso (il duty cycle è definito come il tempo dell'impulso alto diviso per il tempo della finestra dell'impulso).
Figure 13.1.2. PWM Output Voltage.
Reimposta sorgenti
Ripristino all'accensione
Zynq PS supporta segnali di ripristino dell'accensione esterni. Il ripristino all'accensione è il ripristino generale dell'intero chip. Questo segnale azzera ogni registro del dispositivo che può essere resettato. L'Arty Z7 pilota questo segnale dal segnale PGOOD del regolatore di potenza TPS65400 per mantenere il sistema in reset fino a quando tutte le alimentazioni non sono valide.
Interruttore a pulsante del programma
Un interruttore a pulsante PROG, etichettato PROG, attiva Zynq PROG_B. Ciò azzera il PL e fa sì che DONE venga deasserito. Il PL rimarrà non configurato fino a quando non verrà riprogrammato dal processore o tramite JTAG.
Ripristino del sottosistema del processore
Il ripristino del sistema esterno, etichettato SRST, ripristina il dispositivo Zynq senza disturbare l'ambiente di debug. Ad esempioample, i precedenti breakpoint impostati dall'utente rimangono validi dopo il reset del sistema. A causa di problemi di sicurezza, il ripristino del sistema cancella tutto il contenuto della memoria all'interno del PS, incluso l'OCM. Il PL viene cancellato anche durante un ripristino del sistema. Il ripristino del sistema non causa il ripristino dei pin di strapping della modalità di avvioampguidato.
Il pulsante SRST fa sì che anche il segnale CK_RST si attivi per attivare un ripristino su qualsiasi scudo collegato.
Porte Pmod
Le porte Pmod sono connettori femmina 2×6, ad angolo retto, distanziati di 100 mil che si accoppiano con intestazioni pin standard 2×6. Ogni porta Pmod a 12 pin fornisce due 3.3V VCC () segnali (pin 6 e 12), due segnali Ground (pin 5 e 11) e otto segnali logici, come mostrato nella Figura 15.1. Il VCC () e i pin di terra possono fornire fino a 1 A di corrente, ma è necessario prestare attenzione a non superare nessuno dei budget di alimentazione dei regolatori integrati o dell'alimentatore esterno (vedere i limiti di corrente della linea di 3.3 V elencati nella sezione "Alimentatori") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 15.1. Diagramma delle porte Pmod
Digilent produce una vasta collezione di schede accessorie Pmod che possono essere collegate ai connettori di espansione Pmod per aggiungere funzioni già pronte come A/D, D/A, driver motore, sensori e altre funzioni. Vedere www.digilentinc.com (http://www.digilentinc.com) per ulteriori informazioni.
Ogni porta Pmod trovata sulle schede FPGA Digilent rientra in una delle quattro categorie: standard, connessa MIO, XADC o ad alta velocità. L'Arty Z7 ha due porte Pmod, entrambe del tipo ad alta velocità. La sezione seguente descrive il tipo di porta Pmod ad alta velocità.
Pmod ad alta velocità
I Pmod ad alta velocità hanno i loro segnali dati instradati come coppie differenziali adattate all'impedenza per le massime velocità di commutazione. Hanno pad per caricare i resistori per una maggiore protezione, ma l'Arty Z7 viene fornito con questi caricati come shunt da 0-Ohm. Con i resistori in serie smistati, questi Pmod non offrono protezione contro i cortocircuiti ma consentono velocità di commutazione molto più elevate. I segnali sono accoppiati ai segnali adiacenti nella stessa riga: pin 1 e 2, pin 3 e 4, pin 7 e 8 e pin 9 e 10.
Le tracce vengono indirizzate con un differenziale di 100 ohm (+/- 10%).
Se i pin su questa porta vengono utilizzati come segnali single-ended, le coppie accoppiate possono presentare diafonia. Nelle applicazioni in cui questo è un problema, uno dei segnali dovrebbe essere messo a terra (guidarlo basso dall'FPGA) e usare la sua coppia per il segnale di terminazione del segnale.
Poiché i Pmod ad alta velocità hanno shunt da 0 ohm invece di resistori di protezione, l'operatore deve prendere precauzioni per assicurarsi che non causino cortocircuiti.
Connettore schermato Arduino/chipKIT
L'Arty Z7 può essere collegato a shield Arduino standard e chipKIT per aggiungere funzionalità estese. È stata prestata particolare attenzione durante la progettazione di Arty Z7 per assicurarsi che fosse compatibile con la maggior parte degli shield Arduino e chipKIT sul mercato. Il connettore schermato ha 49 pin collegati a Zynq PL per I/O digitali generici su Arty Z7-20 e 26 su Arty Z7-10. Grazie alla flessibilità degli FPGA, è possibile utilizzare questi pin per qualsiasi cosa, tra cui lettura/scrittura digitale, connessioni SPI, connessioni UART, connessioni I2C e PWM. Sei di questi pin (etichettati AN0-AN5) possono essere utilizzati anche come ingressi analogici single-ended con un intervallo di ingresso di 0 V-3.3 V e altri sei (etichettati AN6-11) possono essere utilizzati come ingressi analogici differenziali.
Nota: Arty Z7 non è compatibile con schermi che emettono segnali digitali o analogici a 5V. I pin di guida sul connettore schermato Arty Z7 sopra i 5 V possono causare danni allo Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Figura 16.1. Schema dei pin dello schermo.
| Nome pin | Funzione scudo | Connessione Arty Z7 |
| IO0–IO13 | Pin I/O per uso generico | Vedere la sezione intitolata "Shield Digital I/O" |
| IO26–IO41, LA (IO42) | Arty Z7-20 Pin I/O per uso generico | Vedere la sezione intitolata "Shield Digital I/O" |
| SCL | Orologio I2C | Vedere la sezione intitolata "Shield Digital I/O" |
| SDA | Dati I2C | Vedere la sezione intitolata "Shield Digital I/O" |
| SCLC () | Orologio SPI | Vedere la sezione intitolata "Shield Digital I/O" |
| MOSI () | Dati SPI in uscita | Vedere la sezione intitolata "Shield Digital I/O" |
| MISO () | Dati SPI in | Vedere la sezione intitolata "Shield Digital I/O" |
| SS | Slave SPI Seleziona | Vedere la sezione intitolata "Shield Digital I/O" |
| A0–A5 | Ingresso analogico single-ended | Vedere la sezione intitolata "Schermatura I/O analogici" |
| A6–A11 | Ingresso analogico differenziale | Vedere la sezione intitolata "Schermatura I/O analogici" |
| Nome pin | Funzione scudo | Connessione Arty Z7 |
| V_P, V_N | Ingresso analogico differenziale dedicato | Vedere la sezione intitolata "Schermatura I/O analogici" |
| XGND | Massa analogica XADC | Collegato alla rete utilizzata per pilotare il riferimento di massa XADC sullo Zynq (VREFN) |
| XVRIF | Volume analogico XADCtage Riferimento | Collegato al binario da 1.25 V, 25 mA utilizzato per pilotare l'XADC voltage riferimento su Zynq (VREFP) |
| Non disponibile | Non connesso | Non connesso |
| IOREF | Volume ingresso/uscita digitaletage riferimento | Collegato alla barra di alimentazione Arty Z7 da 3.3 V (vedere la sezione "Alimentatori") |
| RST | Reimposta su Scudo | Collegato al pulsante rosso "SRST" e al pin MIO 12 dello Zynq. Quando JP1 è in cortocircuito, è anche collegato al segnale DTR del bridge FTDI USB-UART. |
| 3V3 | Barra di alimentazione da 3.3 V | Collegato alla barra di alimentazione Arty Z7 da 3.3 V (vedere la sezione "Alimentatori") |
| 5V0 | Barra di alimentazione da 5.0 V | Collegato alla barra di alimentazione Arty Z7 da 5.0 V (vedere la sezione "Alimentatori") |
| TERRA (), G | Terra | Collegato al piano terra di Arty Z7 |
| Numero di telaio | Potenza in ingresso | Collegato in parallelo al connettore di alimentazione esterna (J18). |
Tabella 16.1. Descrizioni dei pin dello schermo.
Schermo I/O digitale
I pin collegati direttamente a Zynq PL possono essere utilizzati come ingressi o uscite per scopi generici. Questi pin includono i pin I2C, SPI e I/O per uso generico. Sono presenti resistori in serie da 200 Ohm tra l'FPGA e i pin I/O digitali per aiutare a fornire protezione contro i cortocircuiti accidentali (ad eccezione dei segnali AN5-AN0, che non hanno resistori in serie, e dei segnali AN6-AN12, che hanno resistenze in serie da 100 Ohm). Il volume di esercizio massimo assoluto e consigliatotages per questi pin sono descritti nella tabella seguente.
IO26-IO41 e A (IO42) non sono accessibili su Arty Z7-10. Inoltre, AN0-AN5 non può essere utilizzato come I/O digitale su Arty Z7-10. Ciò è dovuto al minor numero di pin I/O disponibili sullo Zynq-7010 rispetto allo Zynq-7020.
| Volume minimo assolutotage | Volume di esercizio minimo consigliatotage | Volume di esercizio massimo consigliatotage | Volume Massimo Assolutotage | |
| Alimentato | -0.4 Volt | -0.2 Volt | 3.4 Volt | 3.75 Volt |
| unpowered | -0.4 Volt | N / A | N / A | 0.55 Volt |
Tabella 16.1.1. Scudo Digitale Volumetages.Per maggiori informazioni sulle caratteristiche elettriche dei pin collegati allo Zynq PL, consultare il Scheda tecnica Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) di Xilinx.
Schermo I/O analogico
I pin etichettati A0-A11 e V_P/V_N vengono utilizzati come ingressi analogici per il modulo XADC di Zynq. Lo Zynq si aspetta che gli ingressi vadano da 0-1 V. Sui pin etichettati A0-A5 utilizziamo un circuito esterno per ridurre il volume di ingressotage da 3.3V. Questo circuito è mostrato nella Figura 16.2.1. Questo circuito consente al modulo XADC di misurare con precisione qualsiasi voltage tra 0V e 3.3V (rispetto agli Arty Z7's Terra ()) applicato a uno di questi pin. Se si desidera utilizzare i pin etichettati A0-A5 come ingressi o uscite digitali, sono anche collegati direttamente a Zynq PL prima del circuito divisore del resistore (mostrato anche nella Figura 16.2.1) sull'Arty Z7-20. Questa connessione aggiuntiva non viene effettuata sull'Arty Z7-10, motivo per cui questi segnali possono essere utilizzati solo come ingressi analogici su quella variante.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Figura 16.2.1. Ingressi analogici single-ended.
I pin etichettati A6-A11 sono collegati direttamente a 3 coppie di pin analogici su Zynq PL tramite un filtro anti-aliasing. Questo circuito è mostrato nella Figura 16.2.2. Queste coppie di pin possono essere utilizzate come ingressi analogici differenziali con un voltage differenza tra 0-1V. I numeri pari sono collegati ai pin positivi della coppia e i numeri dispari sono collegati ai pin negativi (quindi A6 e A7 formano una coppia di ingressi analogici con A6 positivo e A7 negativo). Si noti che sebbene siano presenti i pad per il condensatore, non sono caricati per questi pin. Poiché i pin con capacità analogica dell'FPGA possono essere utilizzati anche come normali pin FPGA digitali, è anche possibile utilizzare questi pin per l'I/O digitale.
I pin etichettati V_P e V_N sono collegati agli ingressi analogici dedicati VP_0 e VN_0 dell'FPGA. Questa coppia di pin può essere utilizzata anche come ingresso analogico differenziale con un voltage tra 0-1V, ma non possono essere utilizzati come I/O digitali. Il condensatore nel circuito mostrato in Figura 16.2.2 per questa coppia di pin è caricato sull'Arty Z7.
Figura 16.2.2. Ingressi analogici differenziali.
Il core XADC all'interno di Zynq è un convertitore analogico-digitale a 12 bit a doppio canale in grado di funzionare a 1 MSPS. Entrambi i canali possono essere pilotati da uno qualsiasi degli ingressi analogici collegati ai pin di schermatura. Il core XADC è controllato e accessibile da un progetto utente tramite la porta di riconfigurazione dinamica (DRP). Il DRP fornisce anche l'accesso a voltagI monitor presenti su ciascuna delle linee di alimentazione dell'FPGA e un sensore di temperatura interno all'FPGA. Per ulteriori informazioni sull'utilizzo del core XADC, fare riferimento al documento Xilinx intitolato "7 Series FPGA e Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Convertitore analogico-digitale". È anche possibile accedere al core XADC direttamente utilizzando il PS, tramite l'interfaccia “PS-XADC”. Questa interfaccia è descritta per intero nel capitolo 30 del Zynq
Manuale di riferimento tecnico ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dottore (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Iscriviti alla nostra Newsletter
| Nome di battesimo |
| Cognome |
| Indirizzo e-mail |
| I nostri partner Università di Xilinx Programma (https://store.digilentinc.com/partneuniversity-program/) Partner tecnologici (https://store.digilentinc.com/technolpartners/) Distributori (https://store.digilentinc.com/ourdistributors/) |
Supporto tecnico Foro (https://forum.digilentinc.com) Wiki di riferimento (https://reference.digilentinc.com) Contattaci (https://store.digilentinc.com/contactus/) |
| Informazioni per il cliente(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Informazioni negozio (https://store.digilentinc.com/store-info/) |
Informazioni sulla società
Chi siamo |
Documenti / Risorse
 |
Scheda di sviluppo DIGILENT Arty Z7 [pdf] Manuale d'uso Scheda di sviluppo Arty Z7 |
