25G Ethernet Intel® FPGA IP Note sulla versione
Guida per l'utente
Note sulla versione IP Intel FPGA Ethernet 25G (dispositivi Intel Agilex)
Le versioni Intel® FPGA IP corrispondono alle versioni del software Intel Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni.
Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
1.1. IP FPGA Intel 25G Ethernet v1.0.0
Tabella 1. v1.0.0 2022.09.26
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 22.3 | Aggiunto il supporto per la famiglia di dispositivi Intel Agilex™ F-tile. • È supportata solo la velocità di 25G. • Il protocollo 1588 Precision Time non è supportato. |
— |
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
ISO
9001:2015
Registrato
Note sulla versione IP Intel FPGA Ethernet 25G (dispositivi Intel Stratix 10)
Se una nota di rilascio non è disponibile per una specifica versione IP, l'IP non ha modifiche in quella versione. Per informazioni sulle versioni di aggiornamento IP fino alla v18.1, fare riferimento alle Note di rilascio dell'aggiornamento di Intel Quartus Prime Design Suite.
Le versioni IP di Intel FPGA corrispondono alle versioni del software Intel Quartus Prime Design Suite fino alla versione 19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel
L'IP FPGA ha un nuovo schema di controllo delle versioni.
Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
Informazioni correlate
- Note sulla versione dell'aggiornamento di Intel Quartus Prime Design Suite
- Archivi della guida per l'utente IP Intel Stratix®25 FPGA IP Ethernet 10G
- Design IP Intel Stratix® 25 FPGA Ethernet 10G Esample Guida per l'utente Archivi
- Errata per l'IP Intel FPGA Ethernet 25G nella Knowledge Base
2.1. IP FPGA Intel 25G Ethernet v19.4.1
Tabella 2. v19.4.1 2020.12.14
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 20.4 | Aggiornamento del controllo della lunghezza sui frame VLAN: • Nelle versioni precedenti di 25G Ethernet Intel FPGA IP, viene affermato un errore di frame sovradimensionato quando vengono soddisfatte le seguenti condizioni: 1.VLAN UN. Il rilevamento VLAN è abilitato. B. L'IP trasmette/riceve frame con una lunghezza pari alla lunghezza massima del frame TX/RX più da 1 a 4 ottetti. 2. SVLAN UN. Il rilevamento SVLAN è abilitato. B. L'IP trasmette/riceve frame con una lunghezza pari alla lunghezza massima del frame TX/RX più da 1 a 8 ottetti. • In questa versione, l'IP viene aggiornato per correggere questo comportamento. |
— |
| Aggiornato l'accesso dell'interfaccia mappata in memoria Avalon® all'interfaccia status_* per impedire il timeout mappato in memoria Avalon durante le letture a indirizzi inesistenti: • Nelle versioni precedenti di 25G Ethernet Intel FPGA IP, l'interfaccia mappata in memoria Avalon legge indirizzi inesistenti sull'interfaccia status_* affermava status_waitrequest fino al timeout della richiesta del master mappato in memoria Avalon. Ora è stato risolto il problema di non trattenere la richiesta di attesa quando si accede a un indirizzo inesistente. |
— | |
| Le varianti abilitate per RS-FEC ora supportano il throughput del 100%. | — |
2.2. IP FPGA Intel 25G Ethernet v19.4.0
Tabella 3. v19.4.0 2019.12.16
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 19.4 | modifica del comportamento di rx_am_lock: • Nelle versioni precedenti dell'IP FPGA Intel Ethernet 25G, il segnale rx_am_lock si comporta allo stesso modo di rx_block_lock in tutte le varianti. • In questa versione, per le varianti dell'IP abilitate per RSFEC, rx_am_lock ora afferma quando viene raggiunto il blocco dell'allineamento. Per le varianti non abilitate per RSFEC, rx_am_lock si comporta comunque come rx_block_lock. |
Il segnale di interfaccia, rx_am_lock, si comporta diversamente dalle versioni precedenti per le varianti abilitate RSFEC. |
| Aggiornato l'inizio del pacchetto RX MAC: • Nelle versioni precedenti, RX MAC controlla solo il carattere START per determinare l'inizio di un pacchetto. • In questa versione, RX MAC ora controlla i pacchetti in entrata per l'inizio del delimitatore di frame (SFD), oltre al carattere START per impostazione predefinita. • Se la modalità pass-through del preambolo è abilitata, il MAC controlla solo il carattere START per consentire il preambolo personalizzato. |
— | |
| Aggiunto un nuovo registro per abilitare il controllo del preambolo: • Nei registri RX MAC, il registro con offset 0x50A [4] può essere scritto a 1 per abilitare il controllo del preambolo. Questo registro è un “non importa” quando il pass-through del preambolo è abilitato. |
— |
2.3. IP FPGA Intel 25G Ethernet v19.3.0
Tabella 4. v19.3.0 2019.09.30
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 19.3 | Per una variante MAC+PCS+PMA, il nome del modulo wrapper del ricetrasmettitore viene ora generato dinamicamente. Ciò impedisce la collisione indesiderata del modulo se in un sistema vengono utilizzate più istanze dell'IP. | — |
2.4. IP FPGA Intel 25G Ethernet v19.2.0
Tabella 5. v19.2.0 2019.07.01
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 19.2 | Design esample per 25G Ethernet Intel FPGA IP: • Aggiornata l'opzione del kit di sviluppo di destinazione per i dispositivi Intel Stratix® 10 da Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit a Intel Stratix 10 10 GX Signal Integrity L-Tile (produzione) Kit di sviluppo. |
— |
2.5. IP FPGA Intel 25G Ethernet v19.1
Tabella 6. v19.1 aprile 2019
| Descrizione | Impatto |
| Aggiunta una nuova funzionalità: modalità adattiva per l'adattamento RX PMA: • Aggiunto un nuovo parametro: abilita l'attivazione dell'adattamento automatico per la modalità RX PMA CTLE/DFE. |
Queste modifiche sono facoltative. Se non aggiorni il tuo core IP, non ha questa nuova funzione. |
| Rinominato il parametro Enable Altera Debug Master Endpoint (ADME) in Enable Native PHY Debug Master Endpoint (NPDME) secondo il rebranding Intel nel software Intel Quartus Prime Pro Edition. Il software Intel Quartus Prime Standard Edition utilizza ancora Enable Altera Debug Master Endpoint (ADME). | — |
2.6. IP FPGA Intel 25G Ethernet v18.1
Tabella 7. Versione 18.1 settembre 2018
| Descrizione | Impatto |
| Aggiunta una nuova funzionalità: PMA elettivo: • Aggiunto un nuovo parametro: Varianti principali. |
Queste modifiche sono facoltative. Se non aggiorni il tuo core IP, non ha queste nuove funzionalità. |
| • Aggiunto un nuovo segnale per l'interfaccia Precision Time Protocol 1588: latency_sclk. | |
| Design esample per 25G Ethernet Intel FPGA IP: Rinominata l'opzione del kit di sviluppo target per i dispositivi Intel Stratix 10 da Stratix 10 GX FPGA Development Kit a Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
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Informazioni correlate
- 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente
- Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente
- Errata per core IP Ethernet 25G nella Knowledge Base
2.7. IP FPGA Intel 25G Ethernet v18.0
Tabella 8. Versione 18.0 maggio 2018
| Descrizione | Impatto |
| Versione iniziale per dispositivi Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente Archivi
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP Core | Guida per l'utente |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente |
2.9. Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente Archivi
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP Core | Guida per l'utente |
| 19.1 | 19.1 | Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente |
| 18.1 | 18.1 | Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente |
| 18.0 | 18.0 | Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente |
Note sulla versione IP Intel FPGA Ethernet 25G (dispositivi Intel Arria 10)
Se una nota di rilascio non è disponibile per una specifica versione IP, l'IP non ha modifiche in quella versione. Per informazioni sulle versioni di aggiornamento IP fino alla v18.1, fare riferimento alle Note di rilascio dell'aggiornamento di Intel Quartus Prime Design Suite.
Le versioni Intel FPGA IP corrispondono alle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni.
Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
Informazioni correlate
- Note sulla versione dell'aggiornamento di Intel Quartus Prime Design Suite
- Guida per l'utente IP Intel Arria® 25 FPGA Ethernet 10G
- Design IP Intel Arria® 25 FPGA Ethernet 10G Example Guida per l'utente
- Errata per l'IP Intel FPGA Ethernet 25G nella Knowledge Base
3.1. IP FPGA Intel 25G Ethernet v19.4.1
Tabella 9. v19.4.1 2020.12.14
| Intel Quarto Prima versione | Descrizione | Impatto |
| 20.4 | Aggiornamento del controllo della lunghezza sui frame VLAN: • Nelle versioni precedenti di 25G Ethernet Intel FPGA IP, viene affermato un errore di frame sovradimensionato quando vengono soddisfatte le seguenti condizioni: 1.VLAN UN. Il rilevamento VLAN è abilitato. B. L'IP trasmette/riceve frame con una lunghezza pari alla lunghezza massima del frame TX/RX più da 1 a 4 ottetti. 2. SVLAN UN. Il rilevamento SVLAN è abilitato. B. L'IP trasmette/riceve frame con una lunghezza pari alla lunghezza massima del frame TX/RX più da 1 a 8 ottetti. • In questa versione, l'IP viene aggiornato per correggere questo comportamento. |
— |
| Aggiornato l'accesso dell'interfaccia mappata in memoria di Avalon all'interfaccia status_* per impedire il timeout mappato in memoria di Avalon durante le letture a indirizzi inesistenti: • L'IP viene aggiornato per annullare l'asserzione della richiesta di attesa quando si accede a un indirizzo inesistente sull'interfaccia status_*. |
3.2. IP FPGA Intel 25G Ethernet v19.4.0
Tabella 10. v19.4.0 2019.12.16
| Versione Intel Quartus Prime | Descrizione | Impatto |
| 19.4 | modifica del comportamento di rx_am_lock: • Nelle versioni precedenti dell'IP FPGA Intel Ethernet 25G, il segnale rx_am_lock si comporta allo stesso modo di rx_block_lock in tutte le varianti. • In questa versione, per le varianti dell'IP abilitate per RSFEC, rx_am_lock ora afferma quando viene raggiunto il blocco dell'allineamento. Per le varianti non abilitate per RSFEC, rx_am_lock si comporta comunque come rx_block_lock. |
Il segnale di interfaccia, rx_am_lock, si comporta diversamente dalle versioni precedenti per le varianti abilitate RSFEC. |
| Aggiornato l'inizio del pacchetto RX MAC: • Nelle versioni precedenti, RX MAC controlla solo il carattere START per determinare l'inizio di un pacchetto. • In questa versione, RX MAC ora controlla i pacchetti in entrata per l'inizio del delimitatore di frame (SFD), oltre al carattere START per impostazione predefinita. • Se la modalità pass-through del preambolo è abilitata, il MAC controlla solo il carattere START per consentire il preambolo personalizzato. |
— | |
| Aggiunto un nuovo registro per abilitare il controllo del preambolo: • Nei registri RX MAC, il registro con offset 0x50A [4] può essere scritto a 1 per abilitare il controllo del preambolo. Questo registro è un “non importa” quando il pass-through del preambolo è abilitato. |
— |
3.3. IP FPGA Intel 25G Ethernet v19.1
Tabella 11. v19.1 aprile 2019
| Descrizione | Impatto |
| Rinominato il parametro Enable Altera Debug Master Endpoint (ADME) in Enable Native PHY Debug Master Endpoint (NPDME) secondo il rebranding Intel nel software Intel Quartus Prime Pro Edition. Il software Intel Quartus Prime Standard Edition utilizza ancora Enable Altera Debug Master Endpoint (ADME). | — |
3.4. Nucleo IP Ethernet 25G v17.0
Tabella 12. Versione 17.0 maggio 2017
| Descrizione | Impatto |
| Aggiunta funzione ombra per la lettura dei registri delle statistiche. • Nei registri statistici TX, sostituito il registro CLEAR_TX_STATS all'offset 0x845 con il nuovo registro CNTR_TX_CONFIG. Il nuovo registro aggiunge una richiesta shadow e un bit di cancellazione dell'errore di parità al bit che cancella tutti i registri delle statistiche TX. Aggiunto il nuovo registro CNTR_RX_STATUS all'offset 0x846, che include un bit di errore di parità e un bit di stato per la richiesta shadow. • Nei registri statistici RX, sostituito il registro CLEAR_RX_STATS all'offset 0x945 con il nuovo registro CNTR_RX_CONFIG. Il nuovo registro aggiunge una richiesta shadow e un bit di cancellazione dell'errore di parità al bit che cancella tutti i registri delle statistiche TX. Aggiunto nuovo registro CNTR_TX_STATUS all'offset 0x946, che include un bit di errore di parità e un bit di stato per la richiesta shadow. |
La nuova funzionalità supporta una maggiore affidabilità nelle letture dei contatori delle statistiche. Per leggere un contatore di statistiche, impostare prima il bit di richiesta shadow per quel set di registri (RX o TX), quindi leggere da un'istantanea del registro. I valori di lettura smettono di incrementare mentre la funzione shadow è attiva, ma i contatori sottostanti continuano a incrementare. Dopo aver reimpostato la richiesta, i contatori riprendono i valori accumulati. Inoltre, i nuovi campi del registro includono lo stato di errore di parità e i bit di cancellazione. |
| Formato del marcatore di allineamento RS-FEC modificato per conformarsi alla clausola 108 ora finalizzata dell'IEEE 802.3by specifica. In precedenza la funzionalità RS-FEC era conforme al Consortium Schedule 25 50G/3G, prima dell'IEEE finalizzazione delle specifiche. |
L'RX RS-FEC ora rileva e blocca sia il vecchio che il nuovo marcatore di allineamento, ma il TX RS-FEC genera solo il nuovo formato del marcatore di allineamento IEEE. |
Informazioni correlate
- Guida per l'utente del core IP Ethernet 25G
- Errata per core IP Ethernet 25G nella Knowledge Base
3.5. Nucleo IP Ethernet 25G v16.1
Tabella 13. Versione 16.1 ottobre 2016
| Descrizione | Impatto |
| Versione iniziale nella libreria Intel FPGA IP. | — |
Informazioni correlate
- Guida per l'utente del core IP Ethernet 25G
- Errata per core IP Ethernet 25G nella Knowledge Base
3.6. 25G Ethernet Intel Arria® 10 FPGA IP Guida per l'utente Archivio
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP | Guida per l'utente |
| 20.3 | 19.4.0 | Guida per l'utente IP Intel Arria® 25 FPGA Ethernet 10G |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Guida per l'utente |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Guida per l'utente |
3.7. Design IP Intel Arria 25 FPGA Ethernet 10G Example Utente Archivi della guida
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP Core | Guida per l'utente |
| 16.1 | 16.1 | Progettazione Ethernet 25G esample Guida per l'utente |
25G Ethernet Intel® FPGA IP Note sulla versione
Versione online
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Numero identificativo: 683067
Versione: 2022.09.26
Documenti / Risorse
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Intel 25G Ethernet Intel FPGA IP [pdf] Guida utente 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |