intel AN 776 UHD HDMI 2.0 Conversione formato video Design Esample

Informazioni sul progetto di conversione del formato video UHD HDMI 2.0 Esample

Il design di conversione del formato video HDMI 2.0 ad altissima definizione (UHD) esample integra l'IP di connettività video Intel HDMI 2.0 con una pipeline di elaborazione video basata su Intel® FPGA IP di Intel Video and Image Processing Suite.
Il design offre ridimensionamento di alta qualità, conversione dello spazio colore e conversione della frequenza dei fotogrammi per flussi video fino a 4K a 60 fotogrammi al secondo. Il design è altamente configurabile via software e hardware, consentendo una rapida configurazione e riprogettazione del sistema. Il design si rivolge ai dispositivi Intel Arria® 10 e utilizza l'ultimo IP pronto per 4K dalla Video and Image Processing Suite nella Intel Quartus® Prime Design Suite.

Informazioni correlate
Guida per l'utente di Intel HDMI IP Core

Design di conversione del formato video UHD HDMI 2.0 Example Caratteristiche

Ingresso:

• La connettività HDMI 2.0 supporta risoluzioni da 720×480 a 3840×2160 a qualsiasi frame rate fino a 60 fps inclusi.
• Ingresso supporto hot plug.
• Supporta entrambi i formati di colore RGB e YCbCr (4:4:4, 4:2:2 e 4:2:0) all'ingresso.
• Supporta input a 8 e 10 bit per colore
• Il software rileva automaticamente il formato di input e imposta la pipeline di elaborazione in modo appropriato.

Produzione:

• Connettività HDMI 2.0 selezionabile per risoluzione 1080p, 1080i o 2160p a 60 fps o 2160p a 30 fps
• Supporto hot plug in uscita
• Gli interruttori DIP impostano il formato del colore di uscita richiesto su RGB, YCbCr-4:4:4 o YCbCr-4:2:2 o YCbCr 4:2:0)
• I DIP switch impostano l'uscita su 8 o 10 bit per colore

Singola pipeline di elaborazione RGB a 10 bit con ridimensionamento configurabile tramite software e conversione del frame rate:

• 12 tocca il downscaler Lanczos
• 16 fasi, 4 tap Lanczos up-scaler
• Il frame buffer video a triplo buffer fornisce la conversione della frequenza dei fotogrammi
• Mixer con fusione alfa che consente la sovrapposizione di icone OSD

Informazioni correlate

• Specifiche dell'interfaccia Avalon
  Informazioni sulle interfacce Avalon mappate in memoria e di streaming Avalon
• Guida per l'utente di Video and Image Processing Suite
  Informazioni sull'interfaccia video streaming di Avalon
• AN 556: Utilizzo delle funzionalità di sicurezza della progettazione negli FPGA Intel

Design di conversione del formato video UHD HDMI 2.0 Example Per iniziare

• Requisiti hardware e software per il progetto di conversione del formato video HDMI 2.0 UHD Esample a pagina 5
• Download e installazione del progetto di conversione del formato video HDMI 2.0 UHD Esample a pagina 6
• Configurazione della scheda di sviluppo FPGA Intel Arria 10 a pagina 6
• Compilazione del progetto di conversione del formato video UHD HDMI 2.0 Esample a pagina 9
• Compilazione del progetto di conversione del formato video UHD HDMI 2.0 Esample con gli strumenti software Nios II per Eclipse a pagina 9
• Esecuzione del progetto di conversione del formato video UHD HDMI 2.0 esample sull'Hardware a pagina 11

Requisiti hardware e software per il progetto di conversione del formato video HDMI 2.0 UHD Esample

Il progetto richiede il seguente hardware:

• Kit di sviluppo FPGA Intel Arria 10 GX
• Scheda figlia Bitec HDMI 2.0 FMC, revisione 11
• Sorgente HDMI 2.0 che produce video non crittografati fino a 3840x2160p60 RGB e YCbCr
• Dissipatore HDMI 2.0 che visualizza fino a 3840x2160p60 RGB e video YCbCr
• Intel consiglia cavi HDMI 2.0 certificati VESA

Il progetto richiede il seguente software:

• Sistema operativo Windows o Linux
• Intel Quartus Prime Design Suite v20.4 che include:
  • Edizione Intel Quartus Prime Pro
  • Progettista di piattaforme
  • Nios® II EDS
  • Libreria Intel FPGA IP (inclusa Video and Image Processing Suite)

Informazioni correlate

• Kit di sviluppo FPGA Arria 10 GX
• Scheda figlia Bitec HDMI FMC

Download e installazione del progetto di conversione del formato video HDMI 2.0 UHD Esample

1. Scarica il progetto file udx10_hdmi_204.zip dall'Intel Resource and Design Center.
2. Estrai il contenuto dell'archivio .zip.
   La directory contiene Intel Quartus Prime top.qsf e top.qpf filese tutti gli altri files per il design.

Informazioni correlate
Centro risorse e progettazione Intel

Installazione Files per il design di conversione del formato video UHD HDMI 2.0 esample

Tabella 1.Filese Directory

File o Nome rubrica	Descrizione
ip	Contiene l'istanza IP files per tutti gli IP Intel FPGA nel design. Comprese le istanze IP per: • Un core HDMI (trasmissione e ricezione) • Un PLL che genera clock al livello superiore del progetto • Tutti gli IP nel sistema Platform Designer per la pipeline di elaborazione.
immagine_master	Contiene pre_compiled.sof – una programmazione della scheda precompilata file per il disegno.
non_acds_ip	Contiene il codice sorgente per ulteriori IP in questo progetto che Intel Quartus Prime Design Suite non include: • Fonte per un generatore di icone • Un sincronizzatore di ripristino • Componenti di interfaccia per consentire la connessione diretta tra HDMI e IP video con clock.
SDC	Contiene una DSC file che descrive i vincoli temporali aggiuntivi richiesti da questo progetto che non sono gestiti da SDC fileViene incluso automaticamente con le istanze IP.
software	Contiene codice sorgente, librerie e script di compilazione per il software che viene eseguito sul processore Nios II integrato per controllare la funzionalità di alto livello del progetto.
non_acds_ip.ipx	Questo file .ipx file dichiara tutti gli IP nella directory non_acds_ip a Platform Designer in modo che appaia nella libreria IP
pre_compile_flow.tcl	Uno script Tcl che il progetto Intel Quartus utilizza prima della compilazione per automatizzare i passaggi di compilazione richiesti
LEGGIMI.txt	Brevi istruzioni per costruire ed eseguire il progetto
top.qpf	Il progetto Intel Quartus Prime file per il disegno
top.qsf	Le impostazioni del progetto Intel Quartus Prime file per il disegno. Questo file elenca tutti i fileÈ necessario per costruire il design, le assegnazioni dei pin e altre impostazioni del progetto.
alto.v	Il Verilog HDL di livello superiore file per il disegno.
udx10_hdmi.qsys	Il sistema Platform Designer contenente la pipeline di elaborazione video, il processore Nios II e le sue periferiche.

Configurazione della scheda di sviluppo FPGA Intel Arria 10
Per eseguire il progetto di conversione del formato video UHD Exampon:

1. Montare la scheda Bitec HDMI 2.0 FMC sulla scheda di sviluppo Intel Arria 10 GX FPGA utilizzando la porta FMC A.
2. Assicurarsi che l'interruttore di alimentazione (SW1) sia spento, quindi collegare il connettore di alimentazione.
3. Collegare un cavo di download USB Blaster II al computer e al connettore MicroUSB (J3) sulla scheda di sviluppo Intel Arria 10 GX FPGA.
4. Collega un cavo HDMI 2.0 tra la sorgente video HDMI e la porta Rx della scheda Bitec HDMI 2.0 FMC e assicurati che la sorgente sia attiva.
5. Collega un cavo HDMI 2.0 tra il display HDMI e la porta Tx della scheda Bitec HDMI 2.0 FMC e assicurati che il display sia attivo.
6. Accendi la scheda utilizzando SW1

Indicatori di stato della scheda, interruttori DIP e pulsanti

La scheda di sviluppo FPGA Intel Arria 10 GX ha otto indicatori di stato, ognuno dei quali contiene LED rossi e verdi, e tre pulsanti utilizzati dal design Intel Arria 10 UHD.
Figura 1.Posizione delle spie di stato della scheda, degli interruttori DIP e dei pulsanti

Figura 2. Indicatori di stato
Mentre il progetto è in esecuzione sulla scheda di sviluppo FPGA Intel Arria 10 GX, le spie di stato della scheda mostrano lo stato corrente del sistema. Ciascuna posizione della luce di stato contiene un LED rosso e verde combinato.

 

GUIDATO	Descrizione
LED verdi
0	HDMI Rx IO PLL bloccato
1	HDMI Rx pronto
continua…

GUIDATO	Descrizione
2	HDMI Rx bloccato
3	HDMI Rx overample
4	HDMI Tx IO PLL bloccato
5	HDMI Tx pronto
6	HDMI Tx PLL bloccato
7	HDMI Tx overample
LED rossi
0	Calibrazione DDR4 EMIF in corso
1	Calibrazione DDR4 EMIF fallita
7:2	Inutilizzato.

Tabella 3. Pulsanti

Premi il bottone	Descrizione
PB0	Controlla la visualizzazione dell'icona Intel nell'angolo in alto a destra del display di output. All'avvio la visualizzazione dell'icona è abilitata. Premendo PB0 si attiva o disattiva la visualizzazione delle icone.
PB1	Controlla la modalità di ridimensionamento del disegno. Quando una sorgente o un sink è collegato a caldo, il design predefinito è: • modalità passthrough se la risoluzione in ingresso è minore o uguale alla risoluzione in uscita • modalità downscale se la risoluzione in ingresso è maggiore della risoluzione in uscita Ogni volta che si preme PB1, il disegno passa alla modalità di ridimensionamento successiva (passthrough > upscale, upscale > downscale, downscale > passthrough). .
PB2	Non utilizzato

Tabella 4. Interruttori DIP
Gli interruttori DIP dell'utente controllano la stampa del terminale Nios II opzionale e le impostazioni per il formato video di uscita gestito tramite HDMI TX. Gli interruttori DIP sono numerati da 1 a 8 (non da 0 a 7) per corrispondere ai numeri stampati sul componente dell'interruttore. Per impostare ciascun interruttore su ON, spostare l'interruttore bianco verso l'LCD e lontano dai LED utente sulla scheda.

Interruttore/i	Posizione	Interruttore	Posizione	Funzione
1	–	–	–	Abilita la stampa da terminale Nios II se impostato su ON
2	SPENTO ACCESO	–	–	Imposta bit di output per colore: 8 bit 10 bit
4	SPENTO SPENTO ACCESO ACCESO	3	SPENTO ACCESO SPENTO ACCESO	Imposta lo spazio colore di output e sampcolore: RGB 4:4:4 YCbCr 4:4:4 YCbCr 4:2:2 YCbCr 4:2:0
6	SPENTO SPENTO ACCESO ACCESO	5	SPENTO ACCESO SPENTO ACCESO	Imposta la risoluzione di output e la frequenza dei fotogrammi. 4K60 4K30 1080p60 1080i60
8:7	–	–	–	Non utilizzato

Compilazione del progetto di conversione del formato video UHD HDMI 2.0 Esample

Intel fornisce anche una programmazione della scheda precompilata file precompilato.sof come parte del progetto file nella directory master_image, in modo da poter eseguire il progetto senza eseguire una compilazione completa.
I passaggi mostrano come compilare il progetto, ma il progetto Intel Quartus include uno script Tcl che automatizza i passaggi da 2 a 6, quindi puoi scegliere di saltare quei passaggi. Intel include tutti i passaggi per la compilazione del progetto in modo da capire come viene assemblato il progetto.

1. Nel software Intel Quartus Prime, apri il progetto file top.qpf.
2. 2. Fare clic File ➤ Aprire e selezionare ip/hdmi_subsys/hdmi_subsys.ip.
   Si apre la GUI dell'editor dei parametri del parametro per l'IP HDMI, che mostra i parametri per l'istanza HDMI nel progetto.
3. Fare clic su Genera esample Design (non Genera).
4. Al termine della generazione, chiudere l'editor dei parametri.
5. Fare clic su Strumenti ➤ Platform Designer per aprire Platform Designer.
   • a. Selezionare udx10_hdmi.qsys per l'opzione di sistema di Platform Designer e fare clic su Apri
   • b. Review la pipeline di elaborazione video.
   • c. Per generare il sistema, fare clic su Genera HDL...
   • d. Nella finestra Generazione, attiva Cancella directory di output per le destinazioni di generazione selezionate.
   • e. Fai clic su Genera.
6. In un terminale, vai a software/script ed esegui lo script di shell build_sw.sh. Il software costruisce il software Nios II per la progettazione, creando sia vip_control.elf file che puoi scaricare sulla scheda in fase di esecuzione e un file .hex file che si compila nella programmazione della scheda .sof file.
7. Fare clic su Elaborazione ➤ Avvia compilazione.
   La compilazione crea il file top.sof file nell'output_filedirectory s.

Informazioni correlate
Download e installazione del progetto di conversione del formato video UHD HDMI 2.0

Compilazione del progetto di conversione del formato video UHD HDMI 2.0 Esample con gli strumenti software Nios II per Eclipse

Il design include uno script di shell file (/software/script/script_build_sw.sh) per aiutarti a creare rapidamente il codice del software Nios II per la progettazione. Lo script consente di generare rapidamente la programmazione files per il processore Nios II. Tuttavia, non imposta uno spazio di lavoro che consente il debug interattivo del codice software.
È possibile seguire i passaggi per compilare il software di progettazione, che consente di eseguire il debug del progetto. Oppure puoi eseguire lo script fornito da Intel. Per eseguire lo script:

1. In Esplora risorse, vai al file directory /software/script con tutto il software necessario files.
2. In un terminale dalla directory degli script eseguire lo script della shell build_sw.sh, che genera un eseguibile vip_control.elf nella directory vip_control.
   Nota: questo script sovrascrive files nella directory vip_control. Modifica qualsiasi fonte files solo nella directory vip_control_src.

PASSAGGI:

1. Nella directory del progetto installato, crea una nuova cartella e chiamala workspace.
2. Nel software Intel Quartus Prime, fare clic su Strumenti ➤ Nios II Software Build Tools for Eclipse ➤ .
   1. a. Nella finestra Workspace Launcher, selezionare l'area di lavoro.
   2. b. Fare clic su OK.
3. Nella finestra Nios II – Eclipse, fai clic su File ➤ Nuovo ➤ Applicazione Nios II e BSP dal modello.
   Viene visualizzata la finestra di dialogo Applicazione Nios II e BSP da modello.
   • a. Nelle informazioni SOPC File selezionare udx10_hdmi/udx10_hdmi.sopcinfo file.
     Nios II SBT per Eclipse inserisce il nome della CPU con il nome del processore da .sopcinfo file..
   • b. Nella casella Nome progetto digitare vip_control.
   • c. Seleziona Progetto vuoto dall'elenco Modelli, quindi fai clic su Avanti.
   • d. Seleziona Crea un nuovo progetto BSP basato sul modello di progetto dell'applicazione con il nome del progetto vip_control_bsp e attiva Usa percorso predefinito.
   • e. Fare clic su Fine per creare l'applicazione e il BSP in base a .sopcinfo file.
     Dopo la generazione del BSP, i progetti vip_control e vip_control_bsp vengono visualizzati nella scheda Esplora progetti.
4. In Windows Explorer, copiare il contenuto della directory software/vip_control_src nella directory software/vip_control.
5. Nella scheda Esplora progetti della finestra Nios II – Eclipse, fai clic con il pulsante destro del mouse su
   cartella vip_control_bsp e selezionare Nios II ➤ BSP Editor...
   • a. Seleziona nessuno dal menu a discesa per sys_clk_timer
   • b. Selezionare cpu_timer dal menu a discesa per timestamp_Timer
   • c. Attiva enable_small_c_library
   • d. Fai clic su Genera.
   • e. Al termine della generazione, fare clic su Esci
6. Selezionare Progetto ➤ Crea tutto per generare il file file vip_control.elf nella directory software/vip_control.
7. Crea il file mem_init file per la compilation Intel Quartus Prime:
   • a. Fare clic con il tasto destro su vip_control nella finestra Esplora progetti.
   • b. Selezionare Crea obiettivi ➤ Crea...
   • c. Seleziona mem_init_generate e fai clic su Crea.
     Il software Intel Quartus Prime genera il file
     udx10_hdmi_onchip_memory2_0_onchip_memory2_0.hex file nella directory software/vip_control/mem_init
8. Con il progetto già in esecuzione su una scheda collegata, esegui il file
   programmazione vip_control.elf file creato dalla build di Eclipse
   • a. Fare clic con il tasto destro sulla cartella vip_control nella scheda Esplora progetti della finestra Nios II – Eclipse.
   • b. Selezionare Esegui come ➤ Hardware Nios II.
     Se hai una finestra del terminale Nios II già aperta, chiudila prima di provare a scaricare il nuovo software.

Informazioni correlate
Download e installazione del progetto di conversione del formato video HDMI 2.0 UHD Esample

Esecuzione del progetto di conversione del formato video UHD HDMI 2.0 esample sull'Hardware

Scarica il file .sof compilato per il progetto nel kit di sviluppo FPGA Intel Arria 10 GX ed esegui il progetto.

1. Nel software Intel Quartus Prime, fare clic su Strumenti ➤ Programmatore.
2. Nella finestra Programmatore, fare clic su Rilevamento automatico per eseguire la scansione del JTAG catena e scopri i dispositivi connessi.
   Se viene visualizzata una finestra pop-up con il messaggio che si desidera aggiornare l'elenco dei dispositivi del programmatore, fare clic su Sì.
3. Nell'elenco dei dispositivi, selezionare la riga denominata 10AX115S2F45 e fare clic su Modifica File… poi:
   • a. Per utilizzare il file .sof precompilato incluso nel progetto, seleziona il file .sof nella directory master_image.
   • b. Per usare il tuo .sof compilato, seleziona .sof nell'output_filedirectory s.
4. Attiva Program/Configure nella riga 10AX115S2F45.
5. Fare clic su Avvia.
   Quando il programmatore completa, il progetto viene eseguito automaticamente.
6. Se si imposta l'interruttore DIP 1 dell'utente in posizione ON, aprire un terminale Nios II per ricevere i messaggi di testo in uscita dal progetto, altrimenti il ​​progetto si blocca. Se l'interruttore DIP 1 dell'utente è impostato su off, non aprire il terminale Nios II.
   • a. Apri una finestra di terminale e digita nios2-terminal e premi invio. Quando il progetto è in esecuzione, l'uscita appare sul display, anche se nessuna sorgente è collegata all'ingresso. L'output è uno schermo nero con l'icona Intel nell'angolo in alto a destra dello schermo. Se crei il software utilizzando Nios II Software Build Tools per Eclipse, puoi modificare, compilare e scaricare la programmazione del software file in qualsiasi momento dopo aver programmato la scheda.
7. Nella finestra Nios II – Eclipse, esegui la programmazione vip_control.elf file creato da Eclipse build .
   Se una finestra del terminale Nios II è già aperta, chiudila prima di provare a scaricare il nuovo software.
   • un. Fare clic con il tasto destro sulla cartella vip_control nella scheda Esplora progetti della finestra Nios II – Eclipse.
   • b. Selezionare Esegui come ➤ Hardware Nios II.

Design di conversione del formato video UHD HDMI 2.0 Example Descrizione funzionale

Un sistema Platform Designer, udx10_hdmi.qsys, contiene l'IP della pipeline video e
i componenti del processore Nios II. Il Verilog HDL di livello superiore file (top.v) collega il
sistema Platform Designer all'HDMI RX e TX. Il design comprende un singolo
percorso di elaborazione video tra l'ingresso HDMI e l'uscita HDMI.

Figura 2.Diagramma a blocchi
Il diagramma mostra il video in ingresso dalla sorgente HDMI a sinistra. Il design elabora il video attraverso la pipeline video da sinistra a destra prima di passare il video al dissipatore HDMI sulla destra. Il diagramma non mostra alcune delle periferiche generiche collegate al processore Nios II o all'interfaccia mappata in memoria Avalon tra il processore Nios II e gli altri componenti del sistema.

HDMI RX e PHY
La scheda Bitec HDMI FMC fornisce un buffer per il segnale HDMI 2.0 dalla sorgente HDMI. La combinazione di HDMI RX PHY e HDMI RX IP decodifica il segnale in ingresso per creare un flusso video. L'HDMI RX PHY contiene i ricetrasmettitori per deserializzare i dati in ingresso e l'HDMI RX IP decodifica il protocollo HDMI. L'IP HDMI RX combinato elabora il segnale HDMI in ingresso senza alcun intervento software. Il segnale video risultante dall'IP HDMI RX è un formato di streaming video con clock. Il design configura l'HDMI RX per l'uscita a 10 bit.

Interfaccia HDMI RX
Il formato dei dati di streaming video con clock emesso dall'IP HDMI RX è compatibile con il formato dei dati video con clock previsto dall'IP di ingresso video con clock, che è il successivo nella catena di elaborazione. Tuttavia, le interfacce a livello di filo presentano sottili differenze che impediscono una connessione diretta tra i due blocchi. L'interfaccia HDMI RX personalizzata specifica per il design allinea i segnali emessi dall'HDMI e ricevuti dall'IP di ingresso video con clock.
L'interfaccia HDMI RX modifica lo standard di segnalazione del cavo e altera l'ordine dei piani di colore all'interno di ciascun pixel. Questo è necessario per tradurre tra l'ordinamento dei colori standard HDMI e quello utilizzato dall'IP della pipeline video Intel. Lo scambio di colori è controllato dai dati HDMI RX AVI Infoframe, che è un input aggiuntivo per questo blocco.
Questo componente funge da comoda interfaccia basata sulla mappa di registro per accedere ai dati HDMR RX AVI Infoframe, programmare l'EDID RX e fornire alcune delle impostazioni di riconfigurazione del ricetrasmettitore. Per ulteriori informazioni sulla mappa dei registri, fare riferimento a Mappa dei registri dell'interfaccia HDMI RX.
Ingresso video sincronizzato
L'ingresso video con clock elabora il segnale dell'interfaccia video con clock dall'IP HDMI RX e lo converte nel formato video streaming Avalon proprietario di Intel. Questo formato rimuove tutte le informazioni di oscuramento orizzontale e verticale dal video, lasciando solo i dati dell'immagine attiva. Il design pacchettizza i dati come un pacchetto per fotogramma video e aggiunge ulteriori pacchetti di metadati (indicati come pacchetti di controllo) che descrivono la risoluzione di ogni fotogramma video. Per una descrizione completa dell'interfaccia video in streaming di Avalon, fare riferimento alla specifica dell'interfaccia di Avalon. Il flusso video in streaming di Avalon attraverso il tubo di elaborazione è di due pixel in parallelo, con tre simboli per pixel. L'ingresso video con clock fornisce il clock crossing per la conversione dal segnale video con clock a velocità variabile dall'HDMI RX IP alla frequenza di clock fissa (300 MHz) per la pipeline video IP.

Flusso più pulito
Lo stream cleaner garantisce che il segnale video in streaming di Avalon che passa alla pipeline di elaborazione sia privo di errori. L'inserimento a caldo della sorgente HDMI può far sì che il progetto presenti fotogrammi di dati incompleti all'IP di ingresso video sincronizzato, il che genera errori nel flusso video Avalon-ST risultante in cui le dimensioni dei pacchetti contenenti i dati video per ogni fotogramma non corrispondere alla dimensione riportata dai pacchetti di controllo associati. Lo stream cleaner rileva queste condizioni e aggiunge dati aggiuntivi (pixel grigi) alla fine dei pacchetti video incriminati per completare il frame e corrispondere alle specifiche nel pacchetto di controllo.

Ris. cromaticaampler (Ingresso)
I dati video ricevuti in ingresso tramite HDMI possono essere 4:4:4, 4:2:2 o 4:2:0 chroma sampportato. L'input chroma resampler prende il video in arrivo in qualunque formato arrivi e lo converte in 4:4:4. Per fornire una qualità visiva superiore, il chroma resampler usa l'algoritmo filtrato più costoso dal punto di vista computazionale. Il processore Nios II legge i chroma correntiampling formato dall'HDMI RX tramite la sua interfaccia agente mappata in memoria Avalon e comunica questi dati al chroma resampler tramite la sua interfaccia agente Avalon mappata in memoria.

Convertitore spazio colore (Ingresso)
I dati video ricevuti in ingresso tramite HDMI possono utilizzare lo spazio colore RGB o YCbCr. Il convertitore dello spazio colore di input prende il video in ingresso in qualunque formato arrivi e lo converte in RGB in tutti i casi, per l'IP Mixer più avanti nella pipeline. Il processore Nios II legge lo spazio colore corrente dall'HDMI RX tramite la sua interfaccia agente mappata in memoria Avalon e carica i coefficienti di conversione corretti nel convertitore dello spazio colore tramite la sua interfaccia agente mappata in memoria Avalon.

Deinterlacciatore
Il deinterlacciatore crea contenuti video progressivi da flussi interlacciati ricevuti all'ingresso. Propaga i dati progressivi inalterati. Il deinterlacciatore può funzionare solo fino a 150 MHz, quindi il design include componenti di clock crossing e conversione della larghezza dei dati (2->4 pixel per clock all'ingresso, 4->2 pixel per clock all'uscita) su entrambi i lati del deinterlacciatore . Il deinterlacciatore è limitato alla massima risoluzione standard per i dati interlacciati di 1080i60.

Clipper
Il clipper seleziona un'area attiva dal flusso video in entrata e scarta il resto. Il controllo software in esecuzione sul processore Nios II definisce la regione da selezionare. La regione dipende dalla risoluzione dei dati ricevuti dalla sorgente HDMI e dalla risoluzione dell'uscita e dalla modalità di ridimensionamento selezionate tramite gli interruttori DIP e i pulsanti sulla scheda. Questo design comunica questa regione al Clipper tramite la sua interfaccia agente mappata in memoria di Avalon.

Scalatore
Il design applica il ridimensionamento ai dati video in ingresso in base alla risoluzione di input e alla risoluzione di output richieste. È inoltre possibile selezionare una delle tre modalità di ridimensionamento (upscale, downscale e passthrough) che influiscono sul modo in cui il video viene ridimensionato e visualizzato. Due IP scaler separati forniscono la funzionalità di ridimensionamento: uno che implementa qualsiasi downscaling richiesto e un altro che esegue l'upscaling. Il progetto richiede due scaler per i seguenti motivi.
Quando lo scaler implementa un downscale non produce dati validi su ogni ciclo di clock alla sua uscita. Per esample, se si implementa un rapporto di downscale 2x, il segnale valido all'uscita è alto ogni due cicli di clock mentre viene ricevuta ogni linea di ingresso con numero pari, e quindi basso per l'insieme delle linee di ingresso con numero dispari. Questo comportamento di bursting è fondamentale per il processo di riduzione della velocità dei dati in uscita, ma è incompatibile con l'IP del mixer a valle, che generalmente prevede una velocità dei dati più coerente per evitare l'underflow in uscita. Il Frame Buffer deve trovarsi tra qualsiasi downscale e il Mixer, poiché passare attraverso il Frame Buffer consente al Mixer di leggere i dati alla velocità richiesta.
Quando lo scaler implementa un upscale produce dati validi su ogni ciclo di clock per il Mixer successivo. Tuttavia, potrebbe non accettare nuovi dati di input su ogni ciclo di clock. Prendendo un upscale 2x come example, sulle linee di uscita con numero pari accetta un nuovo battito di dati ogni due cicli di clock, quindi non accetta nuovi dati di ingresso sulle linee di uscita con numero dispari. Il Clipper a monte produce dati a una velocità completamente diversa se applica una clip significativa (ad esempio durante uno zoom avanti). Per questo motivo, in genere è necessario separare un Clipper e eseguire l'upscaling tramite un frame buffer, richiedendo allo scaler di posizionarsi dopo il frame buffer nella pipeline. Lo Scaler deve trovarsi prima del Frame Buffer per i downscale, quindi dobbiamo usare due scaler separati su entrambi i lati del Frame Buffer e usarne uno per l'upscale e l'altro per il downscale.
L'utilizzo di due Scaler riduce la larghezza di banda DDR4 massima richiesta dal Frame Buffer. I downscale vengono sempre applicati prima del Frame Buffer, riducendo al minimo la velocità dei dati sul lato di scrittura. Gli upscale vengono applicati dopo il Frame Buffer, che riduce al minimo la velocità dei dati sul lato di lettura.
Ogni Scaler ottiene la risoluzione di input richiesta dai pacchetti di controllo nel flusso video in entrata, mentre la risoluzione di output per ogni Scaler è impostata dal processore Nios II tramite l'interfaccia dell'agente mappato in memoria di Avalon. Almeno uno degli scaler è configurato per il passthrough in ciascuna modalità di ridimensionamento. Quindi, se il design esegue l'upscaling del contenuto video, il downscaler trasmette il video inalterato e se il design esegue il downscaling, l'upscaler passa il video inalterato.

Buffer di fotogramma
Il frame buffer utilizza la memoria DDR4 per eseguire il triplo buffering che consente alla pipeline di elaborazione video e immagini di eseguire la conversione del frame rate tra i frame rate in entrata e in uscita. Il design può accettare qualsiasi frame rate di input, supponendo che il pixel rate totale non superi 1 gigapixel al secondo. Il frame rate di output è impostato su 30 o 60 fps dal software Nios II, in base alla modalità di output selezionata. La frequenza dei fotogrammi di output è in realtà una funzione delle impostazioni dell'uscita video con clock e del clock dei pixel del video di uscita e non è impostata nel frame buffer. La contropressione applicata dall'uscita video con clock al resto della pipeline determina la velocità con cui il lato di lettura del frame buffer estrae i frame video dalla memoria DDR4.

Miscelatore
Il mixer genera un'immagine di sfondo nero di dimensioni fisse che il primo input del processore Nios II collega all'upscaler per consentire al progetto di mostrare l'output dalla pipeline video corrente. Il secondo ingresso si collega al blocco generatore di icone. Il design abilita il primo ingresso del mixer solo quando rileva un video attivo e stabile all'ingresso video con clock. Il design mantiene un'immagine di uscita stabile all'uscita durante l'hot-plug all'ingresso. Il design esegue l'alpha-blending del secondo input al mixer, collegato al generatore di icone, sia sullo sfondo che sulle immagini della pipeline video con una trasparenza del 50%.

Convertitore spazio colore (uscita)
Il convertitore dello spazio colore di output trasforma i dati video RGB in ingresso nello spazio colore RGB o YCbCr in base all'impostazione di runtime del software.

Ris. cromaticaampler (Uscita)
La resa cromatica in uscitaampler converte il formato da 4:4:4 a uno di 4:4:4, 4:2:2 e 4:2:0 ed è impostato dal software. La resa cromatica in uscitaampler utilizza anche algoritmi filtrati per ottenere video di alta qualità.

Uscita video sincronizzata
L'uscita video con clock converte il flusso video in streaming di Avalon nel formato video con clock. L'uscita video con clock aggiunge al video la cancellazione orizzontale e verticale e le informazioni sui tempi di sincronizzazione. Il processore Nios II programma le relative impostazioni nell'uscita video con clock in base alla risoluzione di uscita e al frame rate richiesti. L'uscita video con clock converte il clock, passando dal clock della pipeline fisso a 300 MHz alla frequenza variabile del video con clock.

Interfaccia TX HDMI
L'interfaccia HDMI TX accetta dati formattati come video con clock. Sottili differenze nella segnalazione dei cavi e nella dichiarazione delle interfacce conduit in Platform Designer impediscono la progettazione che collega l'uscita video con clock direttamente all'IP HDMI TX. L'interfaccia HDMI TX personalizzata specifica per il design fornisce la semplice conversione richiesta tra l'uscita video con clock e l'IP HDMI TX. Scambia anche l'ordine dei piani di colore in ciascun pixel per tenere conto dei diversi standard di formattazione del colore utilizzati da Avalon streaming video e HDMI e fornisce una mappa di registro per accedere ad alcune delle impostazioni di riconfigurazione del ricetrasmettitore e HDMI TX AVI Infoframe. Per ulteriori informazioni sulla mappa dei registri, fare riferimento a Mappa dei registri dell'interfaccia HDMI TX.

HDMI TX IP e PHY
L'HDMI TX IP e PHY converte il flusso video da video con clock a un flusso HDMI conforme. L'HDMI TX IP gestisce il protocollo HDMI e codifica i dati HDMI validi. L'HDMI TX PHY contiene i ricetrasmettitori e crea l'uscita seriale ad alta velocità.

Processore e periferiche Nios II
Il sistema Platform Designer contiene un processore Nios II che gestisce gli IP HDMI RX e TX e le impostazioni di runtime per la pipeline di elaborazione. Il processore Nios II si collega a serval altre periferiche di base:

• Una memoria su chip per memorizzare il programma e i suoi dati.
• AJTAG UART per visualizzare l'output printf del software (tramite un terminale Nios II)
• Un timer di sistema per generare ritardi a livello di millisecondi in vari punti del software, come richiesto dalla specifica HDMI delle durate minime degli eventi.
• LED per visualizzare lo stato del sistema.
• Interruttori a pulsante per consentire il passaggio tra le modalità di ridimensionamento e per abilitare e disabilitare la visualizzazione dell'icona Intel
• DIP switch per consentire la commutazione del formato di output e per abilitare e disabilitare la stampa di messaggi su un terminale Nios II
• Eventi hot-plug sia sulla sorgente HDMI sia sugli interrupt fire sink che attivano il processore Nios II per configurare correttamente il TX HDMI e la pipeline. Il loop principale nel codice software monitora anche i valori sui pulsanti e sugli interruttori DIP e modifica di conseguenza l'impostazione della pipeline.

Controllori I²C

• Il design contiene due controller I²C per modificare le impostazioni di altri quattro componenti sul kit di sviluppo FPGA Arria 10 GX e sulla scheda figlia Bitec HDMI 2.0:
  • Si5338 I²C. Il kit di sviluppo FPGA Arria 10 GX include due generatori di clock Si5338 su cui entrambi si collegano allo stesso bus I²C. Il primo genera il clock di riferimento per la DDR4 EMIF. Per impostazione predefinita, questo clock è impostato su 100 MHz per l'utilizzo con DDR1066 a 4 MHz, ma per questo design viene eseguito il DDR4 a 1200 MHz che richiede un clock di riferimento di 150 MHz. All'avvio, il processore Nios II, tramite la periferica del controller I²C, modifica le impostazioni nella mappa dei registri del primo Si5338 per aumentare la velocità del clock di riferimento DDR4 a 150 MHz. Il secondo generatore di clock Si5338 genera il vid_clk per l'interfaccia video con clock tra la pipeline e l'IP HDMI TX. Il processore Nios II regola la velocità di questo clock in fase di esecuzione per ogni diversa risoluzione di output e frame rate supportati dal progetto.
  • TI I²C. La scheda figlia Bitec HDMI 2.0 FMC utilizza il redriver HDMI 158 TI TDP2.0 e il retimer TI TMDS181C. All'avvio il processore Nios II modifica le impostazioni predefinite di questi componenti per soddisfare i requisiti del progetto.

Informazioni correlate

• Altera High-Definition Multimedia Interface (HDMI) IP Core Guida per l'utente
• Guida per l'utente di Video and Image Processing Suite
  Informazioni sull'interfaccia video Avalon-ST

Descrizione del software

Tutti gli IP nel formato video UHD HDMI 2.0 Converison Design Example può elaborare frame di dati senza alcun ulteriore intervento una volta che sono impostati correttamente. Tuttavia, il progetto richiede un controllo esterno di alto livello per impostare gli IP fin dall'inizio e quando si verificano cambiamenti nel sistema, ad esempio eventi hot-plug HDMI RX o TX o attività del pulsante dell'utente. Nella progettazione, un processore Nios II che esegue un software di controllo su misura fornisce il controllo di alto livello.
All'avvio il software:

• Imposta il clock di riferimento DDR4 su 150 MHz per consentire una velocità DDR di 1200 MHz, quindi reimposta EMIF per ricalibrare sul nuovo clock di riferimento.
• Imposta il redriver HDMI 158 TI TDP2.0 e il retimer TI TMDS181C
• Inizializza le interfacce HDMI RX e TX
• Inizializza gli IP della pipeline di elaborazione

Dopo l'inizializzazione, il software entra in un ciclo while continuo, verificando e reagendo ai seguenti eventi.

Modifiche alla modalità di ridimensionamento
Il design supporta tre modalità di ridimensionamento di base; passthrough, upscale e downscale. In modalità passthrough il video in ingresso non viene ridimensionato; in modalità upscale il video di input viene potenziato e in modalità downscale il video di input viene ridimensionato. Quattro blocchi determinano la presentazione dell'output finale in ciascuna modalità nella pipeline di elaborazione: il clipper, il downscaler, l'upscaler e il mixer. Il software controlla le impostazioni di ciascun blocco in base alla risoluzione di ingresso corrente, alla risoluzione di uscita e alla modalità di ridimensionamento selezionata. Nella maggior parte dei casi, il clipper trasmette l'input inalterato e la dimensione dello sfondo del mixer è la stessa dimensione della versione finale ridimensionata del video in ingresso. Tuttavia, se la risoluzione del video di input è maggiore della dimensione di output, il design non può applicare un upscaling al video di input senza prima tagliarlo. E se la risoluzione di input è inferiore a quella di output, il design non può applicare un downscale senza utilizzare un livello di sfondo del mixer più grande del livello del video di input, che aggiunge barre nere attorno al video di output.

Tabella 5. Azioni della pipeline in ciascuna modalità di ridimensionamento
La tabella elenca l'azione dei quattro blocchi della pipeline di elaborazione in ciascuna delle nove combinazioni di modalità di ridimensionamento, risoluzione di input e risoluzione di output.

Modalità	Dimensione input > dimensione output	Dimensione input = dimensione output	Dimensione input < dimensione output
Passaggio attraverso	• Ritaglia in base alle dimensioni dell'output • Nessun ridimensionamento • Nessun lusso • Nessun bordo nero	• Nessuna clip • Nessun ridimensionamento • Nessun lusso • Nessun bordo nero	• Nessuna clip • Nessun ridimensionamento • Nessun lusso • Bordi neri in base alle dimensioni dell'output
Di lusso	• Ritaglia a 2/3 delle dimensioni dell'output • Nessun ridimensionamento • Ottimizzazione delle dimensioni dell'output • Nessun bordo nero	• Ritaglia a 2/3 delle dimensioni dell'output • Nessun ridimensionamento • Ottimizzazione delle dimensioni dell'output • Nessun bordo nero	• Nessuna clip • Nessun ridimensionamento • Ottimizzazione delle dimensioni dell'output • Nessun bordo nero
Ridurre la scala	• Nessuna clip • Ridimensionamento alle dimensioni dell'output • Nessun lusso • Nessun bordo nero	• Nessuna clip • Ridimensionamento alle dimensioni dell'output • Nessun lusso • Nessun bordo nero	• Nessuna clip • Downscale a 2/3 della dimensione dell'input • Nessun lusso • Bordi neri in base alle dimensioni dell'output

Si passa da una modalità all'altra premendo il pulsante utente 1. Il software monitora i valori sui pulsanti a ogni esecuzione del ciclo (esegue un antirimbalzo del software) e configura gli IP nella pipeline di elaborazione in modo appropriato.

Modifiche all'ingresso HDMI
Ad ogni esecuzione del ciclo, il software esegue il polling dello stato dell'ingresso video con clock (CVI), alla ricerca di cambiamenti nella stabilità del flusso video in ingresso. Il progetto considera il video stabile se il CVI segnala che il video con clock è bloccato correttamente e se la risoluzione di input e lo spazio colore non sono cambiati rispetto alla precedente esecuzione del loop.
Se il progetto in precedenza considera l'input stabile, ma perde il blocco o le proprietà del flusso video cambiano, il software interrompe l'invio del video da parte del CVI attraverso la pipeline e imposta il mixer in modo che interrompa la visualizzazione del livello video in ingresso. Quindi l'output rimane attivo (mostrando una schermata nera e l'icona Intel) durante qualsiasi evento hot-plug RX o modifica della risoluzione.
Se l'input non era stabile in precedenza ma lo è ora, il progetto configura la pipeline per visualizzare al meglio la nuova risoluzione di input e lo spazio colore, riavvia l'output dal CVI e imposta il mixer per visualizzare nuovamente il livello video di input. La riattivazione del livello mixer non è immediata in quanto il Frame Buffer potrebbe ancora ripetere vecchi fotogrammi da un input precedente, che il progetto deve cancellare prima di poter riattivare il display per evitare glitch. Il frame buffer mantiene un conteggio del numero di frame che il progetto legge dalla memoria DDR4 e il processore Nios II legge questo conteggio. Il software Sampriduce questo conteggio quando l'input diventa stabile e riattiva il livello Mixer quando il conteggio aumenta di quattro fotogrammi. Più che sufficiente per garantire che il design elimini tutti i vecchi telai dal buffer.

Eventi hot-plug HDMI TX
Il software esegue il polling dell'IP HDMI TX a ogni esecuzione del loop per verificare la presenza di eventi hot plug. Quando il progetto rileva un hot plug TX, legge l'EDID per il nuovo display per determinare quali risoluzioni e spazi colore supporta. Se si impostano i DIP switch su una modalità che il nuovo display non è in grado di supportare, il software torna a una modalità di visualizzazione meno impegnativa. Quindi configura la pipeline, HDMI TX IP e la parte Si5338 che genera il TX vid_clk per la nuova modalità di output. Il design non visualizza il livello mixer per il video di input mentre modifica le impostazioni per la pipeline. Il design non riattiva la visualizzazione finché quattro fotogrammi con le nuove impostazioni non passano attraverso il frame buffer.

Modifiche alle impostazioni dell'interruttore DIP utente
Le posizioni degli interruttori DIP da 2 a 6 controllano il formato di output (risoluzione, frame rate, spazio colore e bit per colore) che passa attraverso l'HDMI TX. Quando il progetto rileva eventuali modifiche su questi DIP switch, il software esegue una sequenza simile a un TX hot-plug. L'unica differenza in questo caso è che non è necessario interrogare l'EDID TX poiché non è cambiato.

Considerando la sicurezza del design

Intel fornisce questo progetto come vetrina per l'IP Intel FPGA e non lo intende utilizzare in sistemi di produzione o distribuiti. Diverse caratteristiche del design potrebbero non soddisfare i requisiti di sicurezza del cliente. Dovresti condurre un controllo di sicurezzaview del tuo progetto finale per assicurarti che soddisfi i tuoi obiettivi di sicurezza.
Non tutte le precauzioni si applicano a tutti i design o IP.

1. Togli la JTAG interfaccia dai tuoi progetti.
2. Per garantire l'integrità dei dati video, limitare l'accesso alla memoria assegnata al frame buffer.
3. Controlla l'accesso alle aree di memoria per prevenire transazioni non autorizzate o danneggiamenti da parte di altri IP nella progettazione.
4. Assicurarsi di configurare correttamente l'IP tramite l'interfaccia I²C e che il video in ingresso sia valido.
5. Proteggi i bitstream per il tuo progetto utilizzando le funzionalità di sicurezza integrate in Intel Quartus Prime.
6. Abilita una password per il processore ARM del progetto.
7. Proteggi l'accesso al tuo progetto tramite le porte del kit di sviluppo.
8. Limita l'accesso al debugging tramite strumenti come Signal Tap.
9. Crittografa le informazioni su schede SD, flussi di bit FPGA e all'interno dei dispositivi di memoria DDR.
10. Applicare funzionalità di sicurezza ai dati video è l'archiviazione.
11. Prendi in considerazione l'utilizzo di uno schema di crittografia HDCP.
12. Considera la sequenza di avvio e gli aspetti di sicurezza dell'avvio del tuo progetto.
13. Implementa la tecnologia di crittografia bitstream FPGA di Intel per proteggere ulteriormente il contenuto di progettazione FPGA dei tuoi prodotti. Per informazioni sulla tecnologia di crittografia bitstream FPGA, fare riferimento a Using the Design Security Features in Intel FPGAs.

Design di conversione del formato video UHD HDMI 2.0 Example Cronologia revisioni documento

Data	Versione	Cambiamenti
Aprile 2021	2021.04.15	• Rinominato in UHD Video Format Conversion Design Example • Aggiornato Scaricamento e installazione
Gennaio 2018	2018.01.11	• Aggiornato per Intel Quartus Prime v17.1 • Aggiunto il supporto per il video YCbCr • Eliminato .sdc file • Rimosso l'orologio refclk_sdi_p; aggiunto refclk_fmcb_p • Rimossi i duplicati della tabella dei parametri di pulizia del flusso. • Aggiunte impostazioni di progettazione predefinite tramite interruttore DIP. • Aggiunto il supporto per il deinterlacciamento.
Agosto 2016	2016.08.01	Versione iniziale.

A. Mappa registro interfaccia HDMI RX

Il componente di interfaccia HDMI RX presenta due interfacce agente mappate in memoria Avalon per la connessione al processore Nios II.
L'interfaccia edid_slave fornisce un meccanismo per connettersi all'interfaccia dell'agente mappato in memoria EDID Avalon sull'IP del protocollo HDMI, che si trova all'esterno del sistema Platform Designer. La mappa dei registri per questa interfaccia si trova nella Guida dell'utente IP HDMI.
L'interfaccia info_slave consente principalmente a Nios II di accedere ai dati HDMI RX AVI Infoframe dall'HDMI RX IP, ma fornisce anche l'accesso ad alcuni segnali associati alla configurazione dei ricetrasmettitori a cui altrimenti è necessario accedere tramite PIO.

Tabella 6.Mappa registro HDMI RX

Indirizzo (byte)	Indirizzo (parola)	Permesso	Nome	Descrizione
0	0	Solo lettura	GCP RX HDMI	Pacchetto di controllo generale HDMI attualmente emesso dall'IP HDMI RX
1 – 13	4 – 52	Solo lettura	HDMIRXAVI Cornice informativa	HDMI AVI Infoframe attualmente emesso dall'IP HDMI RX. L'Infoframe AVI viene emesso dall'HDMI RX come segnale a 112 bit. I bit[7:0] sono il checksum e non sono esposti attraverso la mappa dei registri. I registri da 1 a 13 forniscono ciascuno l'accesso a un byte dei restanti 104 bit di questa interfaccia, con bit [15:8] nel registro 1 e bit [103:96] nel registro 13
14	56	Solo lettura	Rapporto bit clock TMDS	Il bit[0] di questo registro fornisce il valore corrente del rapporto bit clock TMDS emesso dall'HDMI RX IP. Questo valore indica se il bit rate TMDS è maggiore di 3.4 Gbps.
15	60	Solo lettura	Non utilizzato	Non utilizzato
16	64	Solo lettura	PMA Occupato	Bit[0] è 1 se la riconfigurazione del ricetrasmettitore è occupata
17	68	Scrivibile	Ricetrasmettitore di ripristino RX	Il valore in bit[0] viene inviato al reset del ricetrasmettitore per l'HDMI RX
18	72	Scrivibile	Abilitazione riconfigurazione ricetrasmettitore RX	La scrittura di 1 nel bit[0] di questo registro abilita la riconfigurazione delle impostazioni del ricetrasmettitore RX
19	76	Scrivibile	Canale di riconfigurazione del ricetrasmettitore RX	Imposta a quale canale del ricetrasmettitore RX devono essere applicate le nuove impostazioni

Mappa registro interfaccia HDMI TX

Il componente di interfaccia HDMI TX presenta due interfacce agente mappate in memoria Avalon per la connessione al processore Nios II.
L'interfaccia i2c_slave fornisce un meccanismo per connettersi all'interfaccia dell'agente mappato in memoria i2c Avalon sull'IP del protocollo HDMI, che si trova all'esterno del sistema Platform Designer. La mappa dei registri per questa interfaccia si trova nella Guida dell'utente IP HDMI
L'interfaccia info_slave consente principalmente a Nios II di scrivere i dati HDMI TX AVI Infoframe dall'HDMI TX IP. Fornisce inoltre l'accesso ad alcuni segnali associati alla configurazione dei ricetrasmettitori e dei PLL a cui altrimenti è necessario accedere tramite PIO.

Tabella 7.Mappa registro TX HDMI

Indirizzo (byte)	Indirizzo (parola)	Permesso	Nome	Descrizione
0	0	Scrivibile	GCP di trasmissione HDMI	Pacchetto di controllo generale HDMI per HDMI TX IP
1 – 13	4 – 52	Scrivibile	HDMITX AVI Cornice informativa	Infoframe HDMI AVI per l'IP HDMI TX. L'Infoframe AVI viene inviato all'HDMI TX come segnale a 112 bit. I bit[7:0] sono il checksum e vengono generati automaticamente all'interno di questo componente, quindi non vengono esposti attraverso la mappa dei registri. I registri da 1 a 13 forniscono ciascuno l'accesso a un byte dei restanti 104 bit di questa interfaccia, con bit [15:8] nel registro 1 e bit [103:96] nel registro 13
14	56	Scrivibile	Modalità HDMI 2	Il bit[0] di questo registro indica all'IP HDMI TX di trasmettere utilizzando velocità dati HDMI 2.0
15	60	Scrivibile	Non utilizzato	Non utilizzato
16	64	Solo lettura	Stato	• Bit[0] indica se si è verificato un TX hot-plug • Bit[1] indica se la calibrazione del ricetrasmettitore è occupata. • Bit[2] indica se la riconfigurazione del ricetrasmettitore è occupata • Bit[3] indica se la riconfigurazione PLL è occupata • Bit[4] indica se la riconfigurazione IOPLL è occupata
17	68	Scrivibile	TX Riconoscimento hot plug	Il bit[0] di questo registro pilota il segnale di riconoscimento hot-plug del TX
18	72	Scrivibile	Reset del ricetrasmettitore TX	Il valore in bit[0] viene inviato al reset del ricetrasmettitore per HDMI TX
19	76	Scrivibile	Ripristino PLL TX	Il valore in bit[0] viene inserito nel reset PLL per HDMI TX
20	80	Scrivibile	abilitazione riconfigurazione ricetrasmettitore TX	La scrittura di 1 nel bit[0] di questo registro abilita la riconfigurazione delle impostazioni del ricetrasmettitore TX
21	84	Scrivibile	Canale di riconfigurazione del ricetrasmettitore TX	Imposta a quale canale del ricetrasmettitore TX devono essere applicate le nuove impostazioni

B. Interfaccia registro HDMI TX Mappa 683465 | 2021.04.15

Informazioni correlate
HDMI Intel FPGA IP Guida per l'utente

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*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Documenti / Risorse

intel AN 776 UHD HDMI 2.0 Conversione formato video Design Esample [pdf] Guida utente AN 776 UHD HDMI 2.0 Conversione formato video Design Example, AN 776, UHD HDMI 2.0 Design conversione formato video Esample

Riferimenti

• Manuale d'uso