AN 795 Implementazione delle linee guida per 10G
Sottosistema Ethernet che utilizza MAC 10G a bassa latenza
Guida per l'utente
Linee guida di implementazione AN 795 per il sottosistema Ethernet 10G che utilizza MAC 10G a bassa latenza
AN 795: Implementazione delle linee guida per il sottosistema 10G Ethernet utilizzando IP Intel FPGA® MAC 10G a bassa latenza nei dispositivi Intel ® Arria® 10
Implementazione delle linee guida per il sottosistema Ethernet 10G utilizzando MAC 10G a bassa latenza IP FPGA Intel® nei dispositivi Intel® Arria® 10
Le linee guida per l'implementazione mostrano come utilizzare il controller di accesso multimediale 10G a bassa latenza (MAC) e gli IP PHY di Intel.
Figura 1. Sistema MAC 10G Ethernet a bassa latenza Intel® Arria® 10
Tabella 1. Progetti MAC Intel® Arria® 10 Low Latency Ethernet 10G
Questa tabella elenca tutti i progetti Intel ® Arria® 10 per IP Intel FPGA MAC 10G Ethernet a bassa latenza.
| Design esample | Variante MAC | FISICO | Kit di sviluppo |
| Ethernet 10GBase-R | 10G | PHY nativo | Ricetrasmettitore Intel Arria 10 GX SI |
| Modalità registro 10GBase-R Etereo |
10G | PHY nativo | Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI FISICA | FPGA Intel Arria 10 GX |
| Ethernet 1G / 10G | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 1G/10G con 1588 | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G | 10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G con 1588 |
10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 1G / 2.5G | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multi-rate |
Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 1G/2.5G con 1588 | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multi-rate |
Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G PHY Ethernet multi-rate |
Ricetrasmettitore Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G PHY Ethernet multi-rate |
Ricetrasmettitore Intel Arria 10 GX SI |
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1. Implementazione delle linee guida per il sottosistema 10G Ethernet utilizzando l'IP Intel® FPGA MAC 10G a bassa latenza nei dispositivi Intel® Arria® 10
Italiano: 683347 | 2020.10.28
Nota:
È possibile accedere a tutti i progetti elencati tramite l'editor di parametri IP Intel® FPGA MAC 10G Ethernet a bassa latenza nel software Intel Quartus Prime, ad eccezione del progetto di riferimento Ethernet XAUI. È possibile ottenere il progetto di riferimento Ethernet XAUI dal Design Store.
Intel offre MAC e IP PHY separati per i sottosistemi Ethernet multi-rate da 10M a 1G per garantire un'implementazione flessibile. È possibile istanziare l'IP Intel FPGA MAC 10G Ethernet a bassa latenza con PHY Ethernet multi-rate 1G/2.5G/5G/10G, Intel Arria 10 1G/10GbE e 10GBASE-KR PHY o XAUI PHY e Intel Arria 10 Transceiver PHY nativo per soddisfare diverse esigenze di progettazione.
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- Arria 10 Low Latency Ethernet 10G MAC e XAUI PHY Progetto di riferimento
Fornisce il files per il progetto di riferimento.
1.1. MAC Ethernet 10G a bassa latenza e ricetrasmettitore Intel Arria 10 PHY nativo IP Intel FPGA
È possibile configurare Intel Arria 10 Transceiver Native PHY Intel FPGA IP per implementare il PHY 10GBASE-R con il livello fisico specifico Ethernet in esecuzione a una velocità dati di 10.3125 Gbps come definito nella Clausola 49 della specifica IEEE 802.3-2008.
Questa configurazione fornisce un XGMII a Low Latency Ethernet 10G MAC Intel FPGA IP e implementa un PHY a canale singolo da 10.3 Gbps fornendo una connessione diretta a un modulo ottico SFP+ utilizzando le specifiche elettriche SFI.
Intel offre due progetti di sottosistemi Ethernet 10GBASE-R, ad esamples e puoi generare questi progetti in modo dinamico utilizzando l'editor di parametri IP Intel FPGA MAC Intel 10G Low Latency Ethernet. I progetti supportano la simulazione funzionale e il test dell'hardware su kit di sviluppo Intel designati.
Figura 2. Schema di clock e ripristino per MAC 10G Ethernet a bassa latenza e PHY nativo del ricetrasmettitore Intel Arria 10 in 10GBASE-R Design Exasemplice
Figura 3. Schema di clock e ripristino per MAC 10G Ethernet a bassa latenza e PHY nativo del ricetrasmettitore Intel Arria 10 in 10GBASE-R Design Example con Register Modalità abilitata
Informazioni correlate
Ethernet a bassa latenza 10G MAC Intel Arria 10 FPGA IP Design Example Guida per l'utente
Fornisce informazioni dettagliate sulla creazione di istanze e sulla parametrizzazione del progetto MAC, ad esampmeno.
1.2. MAC Ethernet 10G a bassa latenza e IP Intel FPGA XAUI PHY
XAUI PHY Intel FPGA IP fornisce un XGMII a Low Latency Ethernet 10G MAC Intel FPGA IP e implementa quattro corsie ciascuna a 3.125 Gbps sull'interfaccia PMD.
XAUI PHY è un'implementazione specifica del livello fisico del collegamento 10 Gigabit Ethernet definito nella specifica IEEE 802.3ae-2008.
È possibile ottenere il progetto di riferimento per il sottosistema 10GbE implementato utilizzando MAC 10G Ethernet a bassa latenza e IP FPGA Intel XAUI PHY da Design Store. Il design supporta la simulazione funzionale e il test dell'hardware sul kit di sviluppo Intel designato.
Figura 4. Schema di clock e ripristino per il progetto di riferimento per MAC 10G Ethernet a bassa latenza e XAUI PHY 
Informazioni correlate
- Arria 10 Low Latency Ethernet 10G MAC e XAUI PHY Progetto di riferimento
Fornisce il files per il progetto di riferimento. - AN 794: Arria 10 Low Latency Ethernet 10G MAC e XAUI PHY Progetto di riferimento
1.3. Ethernet a bassa latenza 10G MAC e 1G/10GbE e 10GBASEKR PHY Intel Arria 10 IP FPGA
L'IP FPGA Intel Arria 1 PHY 10G/10GbE e 10GBASE-KR PHY fornisce MII, GMII e XGMII all'IP Intel FPGA MAC 10G Ethernet a bassa latenza.
L'IP FPGA Intel Arria 1 PHY 10G/10GbE e 10GBASE-KR PHY implementa un PHY seriale a canale singolo da 10Mbps/100Mbps/1Gbps/10Gbps. I design forniscono una connessione diretta a moduli collegabili SFP+ a doppia velocità 1G/10GbE, dispositivi PHY esterni in rame 10M–10GbE 10GBASE-T e 10M/100M/1G/10GbE 1000BASE-T o interfacce chip-to-chip. Questi core IP supportano velocità dati riconfigurabili di 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
Intel offre design dual-speed 1G/10GbE e multi-speed 10Mb/100Mb/1Gb/10GbE examples e puoi generare questi progetti in modo dinamico utilizzando il Low Latency
Editor di parametri IP Intel FPGA MAC Ethernet 10G. I progetti supportano la simulazione funzionale e il test dell'hardware sul kit di sviluppo Intel designato.
L'implementazione del sottosistema Ethernet multi-velocità che utilizza la progettazione IP 1G/10GbE o 10GBASE-KR PHY Intel Arria 10 FPGA richiede vincoli SDC manuali per i clock IP PHY interni e la gestione dell'attraversamento del dominio del clock. Fare riferimento a altera_eth_top.sdc file nel disegno esample per saperne di più sui vincoli SDC create_generated_clock, set_clock_groups e set_false_path richiesti.
Figura 5. Schema di clock e ripristino per MAC 10G Ethernet a bassa latenza e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Example (modalità 1G/10GbE)
Figura 6. Schema di clock e ripristino per MAC 10G Ethernet a bassa latenza e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Example (modalità 10Mb/100Mb/1Gb/10GbE)
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Ethernet a bassa latenza 10G MAC Intel Arria 10 FPGA IP Design Example Guida per l'utente
Fornisce informazioni dettagliate sulla creazione di istanze e sulla parametrizzazione del progetto MAC, ad esampmeno.
1.4. Ethernet a bassa latenza 10G MAC e 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
L'IP Intel FPGA PHY Ethernet multi-rate 1G/2.5G/5G/10G per i dispositivi Intel Arria 10 fornisce GMII e XGMII all'IP Intel FPGA MAC Ethernet 10G a bassa latenza.
L'IP Intel FPGA PHY Ethernet multi-rate 1G/2.5G/5G/10G per i dispositivi Intel Arria 10 implementa un PHY seriale 1G/2.5G/5G/10Gbps a canale singolo. Il design fornisce una connessione diretta a moduli collegabili SFP+ a doppia velocità 1G/2.5GbE, dispositivi PHY esterni in rame MGBASE-T e NBASE-T o interfacce chip-to-chip. Questi IP supportano velocità dati riconfigurabili 1G/2.5G/5G/10Gbps.
Intel offre 1G/2.5GbE a doppia velocità, 1G/2.5G/10GbE MGBASE-T a velocità multipla e MGBASE-T 1G/2.5G/5G/10GbE a velocità multipla ex designamples e puoi generare questi progetti in modo dinamico utilizzando l'editor di parametri IP Intel FPGA MAC Intel 10G Low Latency Ethernet. I progetti supportano la simulazione funzionale e il test dell'hardware sul kit di sviluppo Intel designato.
Figura 7. Schema di clocking e ripristino per MAC 10G Ethernet a bassa latenza e PHY Design Ex 1G/2.5G/5G/10G Multi-Rate Ethernetample (modalità 1G/2.5G)
Per le implementazioni di sottosistemi Ethernet MBASE-T 1G/2.5GbE e 1G/2.5G/10GbE multi-velocità utilizzando IP FPGA Intel PHY Multi-rate Ethernet 1G/2.5G/5G/10G, Intel consiglia di copiare il modulo di riconfigurazione del ricetrasmettitore (alt_mge_rcfg_a10. sv) provvisto del disegno example. Questo modulo riconfigura la velocità del canale del ricetrasmettitore da 1G a 2.5G o a 10G e viceversa.
L'implementazione del sottosistema Ethernet multi-velocità 1G/2.5GbE e 1G/2.5G/10GbE MBASE-T richiede anche vincoli SDC manuali per i clock IP PHY interni
e la gestione dell'attraversamento del dominio dell'orologio. Fare riferimento a altera_eth_top.sdc file nel disegno esample per saperne di più sui vincoli SDC create_generated_clock, set_clock_groups e set_false_path richiesti.
Figura 8. Schema di clocking e ripristino per MAC 10G Ethernet a bassa latenza e PHY Design Ex 1G/2.5G/5G/10G Multi-Rate Ethernetample (modalità MBASE-T 1G/2.5G/10GbE) 
Figura 9. Schema di clocking e reset per MAC 10G Ethernet a bassa latenza e PHY Design Ex 1G/2.5G/5G/10G Multi-Rate Ethernetample (modalità NBASE-T 1G/2.5G/5G/10GbE)
Informazioni correlate
Ethernet a bassa latenza 10G MAC Intel Arria 10 FPGA IP Design Example Guida per l'utente Fornisce informazioni dettagliate sull'istanziazione e la parametrizzazione del progetto MAC, ad esampmeno.
1.5. Cronologia delle revisioni del documento per AN 795: Implementazione delle linee guida per il sottosistema 10G Ethernet utilizzando l'IP Intel FPGA MAC 10G a bassa latenza nei dispositivi Intel Arria 10
| Versione del documento | Cambiamenti |
| 2020.10.28 | • Rinominato Intel. • Rinominato il documento come AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Data | Versione | Cambiamenti |
| Febbraio-17 | 2017.02.01 | Versione iniziale. |
AN 795: Implementazione delle linee guida per il sottosistema 10G Ethernet che utilizza basso
Latenza 10G MAC Intel ® FPGA IP nei dispositivi Intel® Arria® 10
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Numero identificativo: 683347
Versione: 2020.10.28
Documenti / Risorse
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Linee guida di implementazione Intel AN 795 per il sottosistema Ethernet 10G che utilizza MAC 10G a bassa latenza [pdf] Guida utente AN 795 Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC, AN 795, Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC, Sottosistema Ethernet che utilizza Low Latency 10G MAC, Low Latency 10G MAC |
