AN 906 Stratix 10 GX 400 SX 400 e TX 400 Routing
Guida per l'utente
AN906: Intel® Stratix® 10 GX 400,
Routing SX 400 e TX 400 e
Linee guida per la progettazione della planimetria
AN 906 Stratix 10 GX 400 SX 400 e TX 400 Routing
Questo documento descrive il routing e le linee guida per i dispositivi Intel® Stratix® 10 Gx 400 (1SG040), SX 400 (1SX040) e TX 400 (1ST040). L'obiettivo di queste linee guida è consentire di ottenere le migliori prestazioni temporali possibili dei dispositivi Intel Stratix 10 GX 400, SX 400 e TX 400.
Attraverso la planimetria del dispositivo e attraverso compilazioni di progetti reali, questo documento fornisce i consigli per ottenere il miglior fax ottenibile.
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue filiali. Intel garantisce le prestazioni dei propri prodotti FPGA e semiconduttori secondo le specifiche attuali in conformità con la garanzia standard Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini di prodotti o servizi.
*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.
Certificato ISO 9001: 2015
Vincoli dell'area del dispositivo
1.1.1. Disposizione dei chip
Figura 1. Disposizione del chip del dispositivo
1.1.2. Restrizioni sulla planimetria
Ci sono notevoli restrizioni su alcune aree a causa del posizionamento fisico e della disponibilità delle risorse che possono influenzare le prestazioni temporali.
1.1.2.1. Possibili aree di congestione
1.1.2.1.1. Area in alto a destra 3D di HPS e I/O Bank
Questo è un luogo di possibile congestione. A causa della limitazione del routing della struttura, l'interfaccia della memoria esterna (EMIF) e LVDS su questo lato non sono accessibili.
Figura 2. Possibile area di congestione 3D di HPS e I/O Bank in alto a destra
Intel consiglia di evitare la linea M20K contrassegnata all'interno dell'area di enfasi per mitigare possibili problemi.
1.1.2.1.2. SDM e banco I/O 3A Area in basso a destra
Questo è anche un luogo di possibile congestione. Anche l’EMIF e l’LVDS da questo lato non sono accessibili.
Figura 3. SDM e banco I/O 3A Possibile area di congestione in basso a destra
Intel consiglia di evitare la linea M20K contrassegnata all'interno dell'area di enfasi per mitigare possibili problemi.
1.1.2.2. Traffico da HPS a core e da I/O a core
Figura 4. Traffico HPS-to-Core e I/O-to-Core
La connettività HPS-to-core nell'angolo in alto a destra insieme alla congestione del routing nell'area rendono gli I/O in quel banco non adatti alle interfacce EMIF e LVDS. Collegare la logica principale a destra dell'interfaccia HPS a qualsiasi logica che esce dall'area aumenterà la possibilità di congestione del routing.
Limitare la logica nell'area utilizzando la funzione Blocco logica sui progetti per consentire un utilizzo del routing sufficiente per alleviare la congestione. Se è consentita una latenza aggiuntiva, il pipeline aiuta a mitigare il problema.
1.1.2.3. Camino HPS
Figura 5. Camino HPS
Esiste un rischio nel collegare la logica sui lati sinistro e destro del camino HPS, come mostrato nella figura sopra, a causa delle risorse di instradamento limitate. Utilizzare la funzione Logic Lock sui progetti per limitare la quantità di segnali che attraversano l'area e fornire pipeline, se consentito, per facilitare la risincronizzazione.
1.1.2.4. Utilizzo dell'EMIF
Figura 6. Utilizzo dell’EMIF
Esiste il rischio di tempi di chiusura nell'utilizzo dell'EMIF sulle banche 3B e 3C se l'utilizzo di HPS e Secure Device Manager (SDM) in alto e in basso provoca congestione nelle aree che attraversano le interfacce logiche EMIF. Il corretto posizionamento nell’utilizzo degli EMIF aiuta a ridurre la congestione.
Non potrai accedere all'utilizzo dell'EMIF sulle banche 3A e 3D a causa dell'alto rischio di non riuscire a rispettare i tempi. Le risorse logiche e di memoria disponibili aggravate da problemi di instradabilità nell'angolo in basso a destra tra SDM e EMIF bank 3A e nell'angolo in alto a destra tra HPS e EMIF bank 3D rendono difficile rispettare la chiusura temporale.
Tabella 1.
Utilizzo di Bank 3A, Bank 3B, Bank 3C e Bank 3D nei dispositivi Intel Stratix 10 GX 400, SX 400 e TX 400
| Banca | Intel Stratix 10TX 400 (1ST040) | Intel Stratix 10 GX 400 (1SG040) e SX 400 (1SX040) |
| 3A | Utilizzare per qualsiasi I/O per scopi generali (GPIO) | Utilizzare solo per GPIO |
| 3B | Utilizzare per GPIO, EMIF o LVDS | Utilizzare per GPIO, EMIF o LVDS |
| 3C | Utilizzare per GPIO, EMIF o LVDS | Utilizzare solo per GPIO da 3.3 V |
| 3D | Utilizzare per qualsiasi GPIO | Utilizzare solo per GPIO da 1.8 V (ha 30 pin) |
Esperimenti di progettazione reale determineranno se è fattibile una combinazione di HPS, SDM ed EMIF sulla colonna di destra.
1.1.3. Utilizzo della logica
Con le indagini interne preliminari, Intel consiglia di mantenere l'utilizzo della logica nella progettazione al di sotto del 70%. Per i progetti con un utilizzo della logica superiore al 70%, esiste un rischio elevato che il progetto non soddisfi i requisiti di temporizzazione.
L'analisi iniziale delle prestazioni dei pulsanti si basa su un progetto con il seguente utilizzo logico e frequenze di clock.
Tabella 2. EsampUtilizzo della logica e frequenze di clock
| Frequenza dell'orologio (MHz) | Utilizzo della logica |
| 491 | 16% |
| 368 | 25% |
| 320 | 25% |
Consentire la riscrittura e il pipeline del livello di trasferimento dei registri (RTL) per contribuire a soddisfare i requisiti di temporizzazione.
1.2. Cronologia delle revisioni del documento per AN 906: Linee guida per la pianificazione del routing e della progettazione di Intel Stratix 10 GX 400, SX 400 e TX 400
| Versione del documento | Cambiamenti |
| 2020.02.06 | Versione iniziale. |
Versione online
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Numero identificativo: 683813
AN-906
Versione: 2020.02.06
AN 906: Linee guida per la progettazione e il routing di Intel® Stratix® 10 GX 400, SX 400 e TX 400
Documenti / Risorse
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Intel AN 906 Stratix 10 GX 400 SX 400 e TX 400 Routing [pdf] Guida utente AN 906 Stratix 10 GX 400 SX 400 e TX 400 Routing, AN 906, Stratix 10 GX 400 SX 400 e TX 400 Routing, 10 GX 400 SX 400 e TX 400 Routing, SX 400 e TX 400 Routing, 400 Routing, Routing |
