Intel BCH IP Core Guida per l'utente

Contenuto nascondere

1 Intel BCH IP Nucleo

2 Informazioni su BCH IP Core

2.1 Supporto della famiglia di dispositivi DSP IP Core

3 Nozioni di base su BCH IP Core

3.1 Informazioni correlate

4 BCH IP Core Descrizione funzionale

4.1 Parametri principali dell'IP CH

5 Cronologia delle revisioni del documento

5.1 A. Archivio dei documenti di base della proprietà intellettuale di BCH

6 Documenti / Risorse

6.1 Riferimenti

7 Post correlati

Intel BCH IP Nucleo

Informazioni su BCH IP Core

Informazioni correlate

Archivio documenti BCH IP Core a pagina 24
- Fornisce un elenco di guide utente per le versioni precedenti di BCH IP Core.
Introduzione ai core IP FPGA Intel
- Fornisce informazioni generali su tutti i core IP FPGA Intel, inclusa la parametrizzazione, la generazione, l'aggiornamento e la simulazione dei core IP.
Creazione di script di simulazione IP e Qsys indipendenti dalla versione
- Crea script di simulazione che non richiedono aggiornamenti manuali per aggiornamenti software o versioni IP.
Migliori pratiche di gestione del progetto
- Linee guida per una gestione efficiente e portabilità del tuo progetto e IP files.

Funzionalità Intel® DSP IP Core

Interfacce Avalon® Streaming (Avalon-ST).
DSP Builder per Intel® FPGA pronto

Banchi di prova per verificare il core IP
Modelli di simulazione funzionale IP da utilizzare nei simulatori VHDL e Verilog HDL supportati da Intel

Caratteristiche principali dell'IP BCH

Encoder o decoder ad alte prestazioni completamente parametrizzabili per il rilevamento e la correzione degli errori:

Numero di simboli per parola di codice
Numero di simboli di controllo per parola di codice

Numero di bit di ingresso paralleli

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.

Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Supporto della famiglia di dispositivi DSP IP Core

Intel offre i seguenti livelli di supporto del dispositivo per i core IP FPGA Intel:

Supporto anticipato—il core IP è disponibile per la simulazione e la compilazione per questa famiglia di dispositivi. Programmazione FPGA file Il supporto (.pof) non è disponibile per il software Quartus Prime Pro Stratix 10 Edition Beta e pertanto non è possibile garantire la chiusura temporale IP. I modelli di temporizzazione includono stime ingegneristiche iniziali dei ritardi sulla base delle prime informazioni post-layout. I modelli di temporizzazione sono soggetti a modifiche poiché i test del silicio migliorano la correlazione tra il silicio effettivo e i modelli di temporizzazione. È possibile utilizzare questo core IP per studi sull'architettura del sistema e sull'utilizzo delle risorse, simulazione, piedinatura, valutazioni della latenza del sistema, valutazioni temporali di base (budgeting della pipeline) e strategia di trasferimento I/O (larghezza del percorso dei dati, profondità del burst, compromessi con gli standard I/O ).
Supporto preliminare—Intel verifica il core IP con modelli temporali preliminari per questa famiglia di dispositivi. Il core IP soddisfa tutti i requisiti funzionali, ma potrebbe essere ancora in fase di analisi temporale per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione con cautela.

Supporto finale—Intel verifica il core IP con i modelli temporali finali per questa famiglia di dispositivi. Il core IP soddisfa tutti i requisiti funzionali e temporali per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione.

Tabella 1. Supporto della famiglia di dispositivi DSP IP Core

Famiglia di dispositivi	Supporto
Arria® II GX	Finale
Arria II GZ	Finale
Arria V	Finale
Intel Aria 10	Finale
Ciclone® IV	Finale
Ciclone V	Finale
Ciclone Intel 10	Finale
FPGA Intel MAX® 10	Finale
Stratix® IVGT	Finale
Stratix IVGX/E	Finale
Stratice V	Finale
Intel Stratix 10	Anticipo
Altre famiglie di dispositivi	Nessun supporto

BCH IP Core Informazioni sulla versione

Utilizzare le informazioni sulla versione quando si concede in licenza il core IP.

Tabella 2.Informazioni sulla versione

Articolo	Descrizione
Versione	17.1
Data di rilascio	Novembre 2017
Codice di ordinazione	IP-BCH (IPR-BCH)

Intel verifica che la versione corrente del software Quartus Prime compili la versione precedente di ciascun core IP. Intel non verifica che il software Quartus Prime compili versioni IP core precedenti alla versione precedente. Le note sulla versione IP di Intel FPGA elencano eventuali eccezioni.
Informazioni correlate

Note di rilascio dell'IP FPGA Intel
Errata per BCH IP core nella Knowledge Base

Verifica del core IP DSP

Prima di rilasciare una versione di un core IP, Intel esegue test di regressione completi per verificarne la qualità e la correttezza. Intel genera variazioni personalizzate del core IP per esercitare le varie opzioni di parametro e simula a fondo i modelli di simulazione risultanti con i risultati verificati rispetto ai modelli di simulazione master.

BCH IP Core Performance e utilizzo delle risorse

Prestazioni generalmente previste per un BCH IP Core che utilizza il software Quartus Prime con i dispositivi Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) e Stratix V (5SGXEA7H3F35C3). Dove m è il numero di bit per simbolo; n è la lunghezza della parola di codice; d è la larghezza dell'input di dati paralleli; t è la capacità di correzione degli errori.

Tabella 3. Prestazioni del decodificatore e utilizzo delle risorse

Dispositivo	Parametri				Memoria		ALM	Registri		massimo (MHz)
Dispositivo	m	n	d	t	M10K	M20K	ALM	Primario	Secondario e	massimo (MHz)
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Ciclone V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratice V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Ciclone V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratice V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Ciclone V	8	255	2	42	4	—	5,527	13,174	857	174
Stratice V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Ciclone V	8	255	5	42	5	—	10,234	23,391	1,551	164
*continua…*

Dispositivo	Parametri				Memoria		ALM	Registri		massimo (MHz)
Dispositivo	m	n	d	t	M10K	M20K	ALM	Primario	Secondario e	massimo (MHz)
Stratice V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratice V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratice V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratice V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratice V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratice V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratice V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratice V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratice V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratice V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratice V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratice V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratice V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratice V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratice V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratice V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratice V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratice V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratice V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratice V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratice V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratice V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratice V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratice V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratice V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tabella 4. Prestazioni del codificatore e utilizzo delle risorse

Dispositivo	Parametri				Memoria		ALM	Registri		massimo (MHz)
Dispositivo	m	n	d	t	M10K	M20K	ALM	Primario	Secondario e	massimo (MHz)
Arria V	8	255	10	42	2	—	337	592	0	243
Ciclone V	8	255	10	42	2	—	339	592	0	166
Stratice V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Ciclone V	8	255	12	42	2	—	395	602	0	174
*continua…*

Dispositivo	Parametri				Memoria		ALM	Registri		massimo (MHz)
Dispositivo	m	n	d	t	M10K	M20K	ALM	Primario	Secondario e	massimo (MHz)
Stratice V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Ciclone V	8	255	2	42	2	—	219	556	3	197
Stratice V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Ciclone V	8	255	5	42	2	—	237	565	1	193
Stratice V	8	255	5	42	—	1	260	573	0	400
Stratice V	14	8784	10	20	—	3	400	785	4	387
Stratice V	14	8784	10	40	—	3	613	1,348	1	380
Stratice V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratice V	14	8784	20	20	—	3	775	849	1	373
Stratice V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratice V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratice V	14	8784	30	20	—	3	1,161	919	1	324.
Stratice V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratice V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratice V	14	8784	40	20	—	3	1,522	977	4	307
Stratice V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratice V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratice V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratice V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratice V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratice V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratice V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratice V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratice V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratice V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratice V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratice V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratice V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratice V	14	8784	80	80	—	5	8,867	2,918	0	169

Nozioni di base su BCH IP Core

Installazione e licenza di Intel FPGA IP Core

L'installazione del software Intel Quartus® Prime include la libreria Intel FPGA IP. Questa libreria fornisce molti core IP utili per l'utilizzo in produzione senza la necessità di una licenza aggiuntiva. Alcuni core Intel FPGA IP richiedono l'acquisto di una licenza separata per l'uso in produzione. La modalità di valutazione IP Intel FPGA consente di valutare questi core IP Intel FPGA con licenza in simulazione e hardware, prima di decidere di acquistare una licenza core IP di produzione completa. Devi solo acquistare una licenza di produzione completa per i core IP Intel con licenza dopo aver completato il test dell'hardware e sei pronto per utilizzare l'IP in produzione. Il software Intel Quartus Prime installa i core IP nelle seguenti posizioni per impostazione predefinita:
Figura 1. Percorso di installazione IP Core

Tabella 5. Posizioni di installazione di IP Core

Posizione	Software	Piattaforma
:\intelFPGA_pro\quartus\ip\altera	Edizione Intel Quartus Prime Pro	Finestre*
:\intelFPGA\quartus\ip\altera	Edizione standard Intel Quartus Prime	Finestre
:/intelFPGA_pro/Quartus/IP/Altera	Edizione Intel Quartus Prime Pro	Linux *
:/inter FPGA/Quartus/IP/Altera	Edizione standard Intel Quartus Prime	Linux

Modalità di valutazione IP Intel FPGA

La modalità di valutazione IP Intel FPGA gratuita consente di valutare i core IP Intel FPGA con licenza in simulazione e hardware prima dell'acquisto. La modalità di valutazione Intel FPGA IP supporta le seguenti valutazioni senza una licenza aggiuntiva:

Simula il comportamento di un core IP Intel FPGA con licenza nel tuo sistema.
Verifica la funzionalità, le dimensioni e la velocità del core IP in modo rapido e semplice.
Genera una programmazione del dispositivo a tempo limitato files per progetti che includono core IP.
Programma un dispositivo con il tuo core IP e verifica il tuo progetto nell'hardware.

Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

La modalità di valutazione IP Intel FPGA supporta le seguenti modalità operative:

Legato-Consente di eseguire il progetto contenente l'IP Intel FPGA con licenza a tempo indeterminato con una connessione tra la scheda e il computer host. La modalità tethered richiede un gruppo di azione di test congiunto seriale (JTAG) cavo collegato tra il JTAG sulla scheda e sul computer host, che esegue Intel Quartus Prime Programmer per la durata del periodo di valutazione dell'hardware. Il programmatore richiede solo un'installazione minima del software Intel Quartus Prime e non richiede alcuna licenza Intel Quartus Prime. Il computer host controlla il tempo di valutazione inviando un segnale periodico al dispositivo tramite JTAG porta. Se tutti i core IP con licenza nella progettazione supportano la modalità tethered, il tempo di valutazione viene eseguito fino alla scadenza di qualsiasi valutazione del core IP. Se tutti i core IP supportano un tempo di valutazione illimitato, il dispositivo non va in timeout.
Senza vincoli—Consente di eseguire il progetto contenente l'IP concesso in licenza per un periodo di tempo limitato. Il core IP torna alla modalità senza vincoli se il dispositivo si disconnette dal computer host che esegue il software Intel Quartus Prime. Il core IP torna alla modalità untethered anche se qualsiasi altro core IP con licenza nel progetto non supporta la modalità tethered.

Quando il tempo di valutazione scade per qualsiasi IP Intel FPGA con licenza nel progetto, il progetto smette di funzionare. Tutti i core IP che utilizzano la modalità di valutazione IP Intel FPGA vanno in timeout contemporaneamente quando si verifica il timeout di qualsiasi core IP nella progettazione. Allo scadere del tempo di valutazione, è necessario riprogrammare il dispositivo FPGA prima di continuare la verifica dell'hardware. Per estendere l'uso del core IP per la produzione, acquistare una licenza di produzione completa per il core IP.
È necessario acquistare la licenza e generare una chiave di licenza di produzione completa prima di poter generare una programmazione del dispositivo illimitata file. Durante la modalità di valutazione IP Intel FPGA, il compilatore genera solo una programmazione del dispositivo limitata nel tempo file ( _time_limited.sof) che scade alla scadenza.

Figura 2. Flusso della modalità di valutazione IP Intel FPGA

Nota:

Fare riferimento alla guida per l'utente di ciascun core IP per i passaggi di parametrizzazione e i dettagli di implementazione.
Intel concede in licenza i core IP su base perpetua per postazione. Il canone di licenza include la manutenzione e il supporto per il primo anno. È necessario rinnovare il contratto di manutenzione per ricevere aggiornamenti, correzioni di bug e supporto tecnico oltre il primo anno. È necessario acquistare una licenza di produzione completa per i core Intel FPGA IP che richiedono una licenza di produzione, prima di generare la programmazione files che puoi utilizzare per un tempo illimitato. Durante la modalità di valutazione IP Intel FPGA, il compilatore genera solo una programmazione del dispositivo limitata nel tempo file ( _time_limited.sof) che scade alla scadenza. Per ottenere le chiavi di licenza di produzione, visitare il Centro licenze self-service o contattare il rappresentante Intel FPGA locale.
I contratti di licenza del software Intel FPGA regolano l'installazione e l'uso di core IP con licenza, il software di progettazione Intel Quartus Prime e tutti i core IP senza licenza.

Informazioni correlate

Sito di licenza Intel Quartus Prime
Installazione e licenza del software Intel FPGA

Comportamento di timeout della modalità di valutazione IP BCH IP Core Intel FPGA

Tutti i core IP in un dispositivo vanno in timeout contemporaneamente quando viene raggiunto il tempo di valutazione più restrittivo. Se un progetto ha più di un core IP, il comportamento di timeout degli altri core IP può mascherare il comportamento di timeout di un core IP specifico. Per i core IP, il timeout untethered è di 1 ora; il valore di timeout legato è indefinito. Il tuo progetto smette di funzionare dopo la scadenza del tempo di valutazione dell'hardware. Il software Quartus Prime utilizza la modalità di valutazione IP Intel FPGA Files (.ocp) nella directory del progetto per identificare l'utilizzo del programma di valutazione Intel FPGA IP Evaluation Mode. Dopo aver attivato la funzione, non eliminarli files.Quando il tempo di valutazione scade, la porta di uscita dati data_out diventa bassa
Informazioni correlate
AN320: OpenCore Plus Valutazione delle megafunzioni

Editor di cataloghi e parametri

Il Catalogo IP mostra i core IP disponibili per il tuo progetto. Utilizzare le seguenti funzionalità del Catalogo IP per individuare e personalizzare un core IP:

Filtra il catalogo IP per Mostra IP per la famiglia di dispositivi attiva o Mostra IP per tutte le famiglie di dispositivi. Se non hai alcun progetto aperto, seleziona la famiglia di dispositivi nel catalogo IP.
Digitare nel campo Cerca per individuare qualsiasi nome di base IP completo o parziale nel Catalogo IP.
Fare clic con il pulsante destro del mouse sul nome di un core IP in IP Catalog per visualizzare i dettagli sui dispositivi supportati, per aprire la cartella di installazione del core IP e per i collegamenti alla documentazione IP.

Clic Cercare IP del partner per accedere alle informazioni IP del partner su web.
L'editor dei parametri richiede di specificare un nome di variazione IP, porte opzionali e output file opzioni di generazione. L'editor dei parametri genera un IP Intel Quartus Prime di livello superiore file (.ip) per una variazione IP nei progetti Intel Quartus Prime Pro Edition.
L'editor dei parametri genera un IP Quartus di primo livello file (.qip) per una variazione IP nei progetti Intel Quartus Prime Standard Edition. Queste files rappresentano la variazione IP nel progetto e memorizzano le informazioni di parametrizzazione.

Figura 3. Editor dei parametri IP (Intel Quartus Prime Pro Edition)

Figura 4. Editor dei parametri IP (Intel Quartus Prime Standard Edition)

Generazione di core IP (Intel Quartus Prime Pro Edition)

Configura rapidamente i core IP Intel FPGA nell'editor di parametri Intel Quartus Prime. Fare doppio clic su qualsiasi componente nel catalogo IP per avviare l'editor dei parametri. L'editor dei parametri consente di definire una variazione personalizzata del core IP. L'editor dei parametri genera la sintesi della variazione IP e la simulazione opzionale filesabbia

aggiunge
l'.ip file che rappresenta automaticamente la variante al tuo progetto.
Figura 5. Editor dei parametri IP (Intel Quartus Prime Pro Edition)

Segui questi passaggi per individuare, istanziare e personalizzare un core IP nell'editor dei parametri:

Creare o aprire un progetto Intel Quartus Prime (.qpf) per contenere la variazione IP istanziata.
In Catalogo IP (Strumenti ➤ Catalogo IP), individuare e fare doppio clic sul nome del core IP da personalizzare. Per individuare un componente specifico, digitare parte o tutto il nome del componente nella casella di ricerca Catalogo IP. Viene visualizzata la finestra Nuova variazione IP.
Specifica un nome di primo livello per la tua variante IP personalizzata. Non includere spazi nei nomi o nei percorsi delle varianti IP. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip. Fare clic su OK. Viene visualizzato l'editor dei parametri.

Impostare i valori dei parametri nell'editor dei parametri e view lo schema a blocchi del componente. La scheda Messaggi di parametrizzazione in basso mostra eventuali errori nei parametri IP:

Facoltativamente, selezionare i valori dei parametri preimpostati se forniti per il core IP. I preset specificano i valori dei parametri iniziali per applicazioni specifiche.
Specificare i parametri che definiscono la funzionalità di base IP, le configurazioni delle porte e le funzionalità specifiche del dispositivo.

Specificare le opzioni per l'elaborazione del core IP files in altri strumenti EDA.
Nota: Fare riferimento alla guida per l'utente IP core per informazioni sui parametri IP core specifici.

Fare clic su Genera HDL. Viene visualizzata la finestra di dialogo Generazione.

Specificare l'output file opzioni di generazione, quindi fare clic su Genera. La sintesi e la simulazione files generare secondo le vostre specifiche.
Per generare un banco di prova di simulazione, fare clic su Genera ➤ Genera sistema di banco di prova. Specificare le opzioni di generazione del banco di prova, quindi fare clic su Genera.
Per generare un modello di istanza HDL da copiare e incollare nell'editor di testo, fare clic su Genera ➤ Mostra modello di istanza.

Fare clic su Fine. Fare clic su Sì se viene richiesto di aggiungere files che rappresenta la variazione IP del tuo progetto.
Dopo aver generato e creato un'istanza della variazione IP, eseguire le assegnazioni dei pin appropriate per collegare le porte.

Nota: Alcuni core IP generano diverse implementazioni HDL in base ai parametri del core IP. L'RTL sottostante di questi core IP contiene un codice hash univoco che impedisce le collisioni del nome del modulo tra diverse varianti del core IP. Questo codice univoco rimane coerente, date le stesse impostazioni IP e la stessa versione del software durante la generazione dell'IP. Questo codice univoco può cambiare se modifichi i parametri dell'IP core o aggiorni la versione dell'IP core. Per evitare la dipendenza da questi codici univoci nell'ambiente di simulazione, fare riferimento a Generazione di uno script di configurazione del simulatore combinato.

Output generazione core IP (Intel Quartus Prime Pro Edition)

Il software Intel Quartus Prime genera il seguente output file struttura per singoli core IP che non fanno parte di un sistema Platform Designer.

Figura 6. Output di generazione core IP individuale (Intel Quartus Prime Pro Edition)

Se supportato e abilitato per la variazione del core IP.

Tabella 6. Uscita Files di generazione Intel FPGA IP

File Nome	Descrizione
<tuo_ip>.ip	Variazione IP di primo livello file che contiene la parametrizzazione di un core IP nel tuo progetto. Se la variazione IP fa parte di un sistema Platform Designer, l'editor dei parametri genera anche un .qsys file.
<tuo_ip>.cmp	La dichiarazione del componente VHDL (.cmp) file è un testo file che contiene definizioni di porta e generiche locali utilizzate nella progettazione VHDL files.
<tuo_ip>_generazione.rpt	Log di generazione IP o Platform Designer file. Visualizza un riepilogo dei messaggi durante la generazione dell'IP.
*continua…*

File Nome	Descrizione
<tuo_ip>.qgsimc (solo sistemi Platform Designer)	Memorizzazione nella cache di simulazione file che confronta .qsys e .ip files con l'attuale parametrizzazione del sistema Platform Designer e del core IP. Questo confronto determina se Platform Designer può ignorare la rigenerazione dell'HDL.
<tuo_ip>.qgsynth (solo sistemi Platform Designer)	Memorizzazione nella cache di sintesi file che confronta .qsys e .ip files con l'attuale parametrizzazione del sistema Platform Designer e del core IP. Questo confronto determina se Platform Designer può ignorare la rigenerazione dell'HDL.
<tuo_ip>.qip	Contiene tutte le informazioni per integrare e compilare il componente IP.
<tuo_ip>.csv	Contiene informazioni sullo stato di aggiornamento del componente IP.
.bsf	Una rappresentazione simbolica della variazione IP da utilizzare nel diagramma a blocchi Files (.bdf).
<tuo_ip>.spd	Ingresso file che ip-make-simscript richiede per generare script di simulazione. Il file .spd file contiene un elenco di files generate per la simulazione, insieme alle informazioni sui ricordi che inizializzate.
<tuo_ip>.ppf	Il pianificatore di spille File (.ppf) memorizza le assegnazioni di porte e nodi per i componenti IP creati per l'uso con Pin Planner.
<tuo_ip>_bb.v	Usa Verilog BlackBox (_bb. v) file come dichiarazione di modulo vuota da utilizzare come scatola nera.
<tuo_ip>_inst.v o _inst.vhd	HDL esampmodello di istanza le. Copia e incolla il contenuto di questo file nel tuo HDL file per istanziare la variazione IP.
<tuo_ip>.regmap	Se l'IP contiene informazioni di registro, il software Intel Quartus Prime genera il file .regmap file. Il .regmap file descrive le informazioni sulla mappa dei registri delle interfacce master e slave. Questo file complementi il .sopcinfo file fornendo informazioni di registro più dettagliate sul sistema. Questo file abilita la visualizzazione del registro viewse statistiche personalizzabili dall'utente nella console di sistema.
<tuo_ip>.svd	Consente agli strumenti di debug del sistema HPS di view le mappe di registro delle periferiche che si connettono a HPS all'interno di un sistema Platform Designer. Durante la sintesi, il software Intel Quartus Prime memorizza il file .svd files per l'interfaccia slave visibile ai master della console di sistema nel file .sof file nella sessione di debug. La console di sistema legge questa sezione, che Platform Designer interroga per le informazioni sulla mappa dei registri. Per gli slave di sistema, Platform Designer accede ai registri per nome.
<tuo_ip>.vtuo_ip>.vhd	L'HDL è un ormone che si trova in una zona a rischio di estinzione. files che istanziano ogni sottomodulo o core IP figlio per la sintesi o la simulazione.
mentore/	Contiene uno script msim_setup.TCL per impostare ed eseguire una simulazione ModelSim.
aldec/	Contiene uno script Riviera*-PRO rivierapro_setup. TCL per configurare ed eseguire una simulazione.
/sinossi/vcs /sinossi/vcsmx	Contiene uno script di shell vcs_setup.sh per configurare ed eseguire una simulazione VCS. Contiene uno script di shell vcsmx_setup.sh e synopsys_sim.setup file per configurare ed eseguire una simulazione VCS MX.
/cadenza	Contiene uno script di shell ncsim_setup.sh e altre impostazioni files per impostare ed eseguire una simulazione NCSIM.
/sottomoduli	Contiene HDL files per il sottomodulo principale IP.
<sottomodulo IP>/	Platform Designer genera le sottodirectory /synth e /sim per ogni directory del sottomodulo IP generata da Platform Designer.

Simulazione di Intel FPGA IP Core

Il software Intel Quartus Prime supporta la simulazione IP core RTL in specifici simulatori EDA. La generazione IP crea simulazione files, compreso il modello di simulazione funzionale, qualsiasi banco di prova (o esample design) e script di configurazione del simulatore specifici del fornitore per ciascun core IP. Utilizzare il modello di simulazione funzionale e qualsiasi banco di prova o example design per la simulazione. L'output della generazione IP può anche includere script per compilare ed eseguire qualsiasi testbench. Gli script elencano tutti i modelli o le librerie necessarie per simulare il core IP.
Il software Intel Quartus Prime fornisce l'integrazione con molti simulatori e supporta più flussi di simulazione, inclusi i propri flussi di simulazione con script e personalizzati. Indipendentemente dal flusso scelto, la simulazione core IP prevede i seguenti passaggi:

Genera modello di simulazione, banco di prova (o esample design) e lo script di configurazione del simulatore files.
Configura l'ambiente del simulatore e gli eventuali script di simulazione.

Compilare librerie di modelli di simulazione.
Esegui il tuo simulatore.

DSP Builder per Intel FPGA Flusso di progettazione

DSP Builder per Intel FPGA accorcia i cicli di progettazione DSP (Digital Signal Processing) aiutandoti a creare la rappresentazione hardware di un progetto DSP in un ambiente di sviluppo ottimizzato per gli algoritmi.
Questo core IP supporta DSP Builder per Intel FPGA. Utilizzare il flusso DSP Builder per Intel FPGA se si desidera creare un modello DSP Builder per Intel FPGA che includa una variazione di core IP; utilizzare Catalogo IP se si desidera creare una variazione di base IP che è possibile istanziare manualmente nel progetto.
Informazioni correlate
Capitolo Using MegaCore Functions nel DSP Builder for Intel FPGAs Handbook.

BCH IP Core Descrizione funzionale

Questo argomento descrive l'architettura, le interfacce ei segnali del core IP.
È possibile parametrizzare il core BCH IP come codificatore o decodificatore. Il codificatore riceve i pacchetti di dati e genera i simboli di controllo; il decoder rileva e corregge gli errori.

Codificatore BCH IP Core

L'encoder BCH ha un'architettura parallela con input e output di d bit di dati. Quando il codificatore riceve simboli di dati, genera simboli di controllo per una data parola di codice e invia la parola di codice di input con i simboli di controllo all'interfaccia di uscita. L'encoder utilizza la contropressione sul componente a monte quando genera i simboli di controllo.
Figura 7. Temporizzazione dell'encoder

Il segnale di pronto indica che il codificatore può accettare il flusso in entrata. Sul fronte di salita clk, se il segnale encoder pronto è alto, inviare il flusso di dati di ingresso tramite la porta data_in e affermare il carico alto per indicare dati di ingresso validi. Supponiamo che l'intera parola del messaggio richieda X segnali di clock. Quando questo processo di ingresso raggiunge i cicli di clock X-1, il segnale di encoder pronto diventa basso. Al successivo fronte di salita clk, l'encoder accetta l'ingresso dalla porta data_in e l'encoder riceve l'intera parola del messaggio. Prima che il segnale di pronto ritorni nuovamente alto, l'encoder non accetta nuovi dati di ingresso. Quando il segnale valid_outt viene asserito alto, la parola di codice codificata in uscita è valida sulla porta data_out. Al primo ciclo di clock in cui i dati di output sono validi, sop_out viene dichiarato alto per un solo ciclo, indicando l'inizio del pacchetto. Il core IP ha pressioni avanti e indietro, che puoi controllare con il segnale ready e sink_ready. Asserire correttamente i segnali sop_in ed eop_in al ciclo di clock, cioè il primo e l'ultimo ciclo di clock del codeword di input.

Parole in codice abbreviate
Il core IP BCH supporta parole in codice abbreviate. Una parola di codice abbreviata contiene meno simboli del valore massimo di N, che è 2M –1, dove N è il numero totale di simboli per parola di codice e M è il numero di bit per simbolo. Una parola in codice abbreviata è matematicamente equivalente a un codice di lunghezza massima con i simboli di dati extra all'inizio della parola in codice impostati su 0. Ad esempioample, (220,136) è una parola in codice abbreviata di (255,171). Entrambe queste parole di codice utilizzano lo stesso numero di simboli di spunta, 11. Per utilizzare parole di codice abbreviate con il decodificatore, utilizzare l'editor dei parametri per impostare la lunghezza della parola di codice sul valore corretto.

Decodificatore BCH IP Core

Quando il decoder riceve la parola in codice codificata, utilizza i simboli di spunta per rilevare gli errori e correggerli. La parola in codice codificata ricevuta può differire dalla parola in codice originale a causa del rumore nel canale. Il decodificatore rileva gli errori utilizzando diversi polinomi per individuare la posizione dell'errore e il valore dell'errore. Quando il decodificatore ottiene la posizione e il valore dell'errore, il decodificatore corregge gli errori in una parola di codice e invia la parola di codice all'uscita. Se e<=t, il nucleo IP può correggere gli errori; se e > t, vedrai risultati imprevedibili.
Figura 8. Temporizzazione del decodificatore

La parola in codice inizia quando asseri il segnale di caricamento e il segnale sop_in. Il decodificatore accetta i dati in data_in come dati validi. La parola in codice termina quando asseri il segnale eop_in. Per una parola di codice a 1 canale, asserire i segnali sop_in e eop_in per un ciclo di clock. Quando il decodificatore deasserisce il segnale di pronto, il decodificatore non può elaborare altri dati fino a quando non asserisce nuovamente il segnale di pronto. All'uscita, l'operazione è identica. Quando il decoder asserisce il segnale valid_out e il segnale sop_out, il decoder fornisce dati validi su data_out. Il decodificatore asserisce il segnale sop_out e il segnale eop_out per indicare l'inizio e la fine di una parola in codice. Il decodificatore rileva e corregge automaticamente gli errori in una parola in codice e asserisce il segnale number_of_errors quando incontra una parola in codice non correggibile. Il decodificatore emette la parola in codice completa inclusi i simboli di spunta, che è necessario rimuovere. Il segnale di pronto indica che il decoder può accettare un flusso in entrata. Sul fronte di salita clk, se il segnale encoder pronto è alto, invia il flusso di dati di ingresso tramite data_in e asserisci carico alto per indicare dati di ingresso validi. Quando valid_out è asserito alto, la parola decodificata in uscita è valida sulla porta data_out. Il numero_di_errori mostra il numero di errori rilevati dal core IP. Al primo ciclo di clock in cui i dati di output sono validi, sop_out viene dichiarato alto solo per un ciclo, indicando l'inizio del pacchetto di output. Il core IP ha pressioni avanti e indietro, che controlli con il segnale ready e il segnale sink_ready. Asserire correttamente i segnali sop_in ed eop_in al ciclo di clock, cioè il primo e l'ultimo ciclo di clock del codeword di input.

Parametri principali dell'IP CH

Tabella 7. Parametri

Parametro	Valori legali	Valore predefinito	Descrizione
Modulo BCH	Encoder o Decoder	Codificatore	Specificare un codificatore o un decodificatore.
Numero di bit per simbolo (m)	da 3 a 14 (codificatore o da 6 a 14 (decodificatore)	14	Specificare il numero di bit per simbolo.
Lunghezza parola codice (n)	parità_bit+1 : 2m-1	8,784	Specificare la lunghezza della parola di codice. Il decoder accetta un nuovo simbolo ogni ciclo di clock se 6.5R < N.Se N>=6.5R +1, il decoder mostra un comportamento continuo.
Capacità di correzione degli errori (t)	Intervallo derivato da m. Per il decoder, la procedura guidata limita l'intervallo tra 8 e 127.	40	Specificare il numero di bit da correggere.
Bit di parità	–	560	Mostra il numero di bit di parità nel codeword. La procedura guidata deriva questo parametro da t.
Lunghezza del messaggio (k)	–	8,224	Mostra il numero di bit di messaggio nel codeword. La procedura guidata deriva questo parametro da t e n.
Polinomio primitivo	–	17,475	Mostra il polinomio primitivo. derivato dalla scelta di m.
Larghezza dei dati di input paralleli	Encoder: da 1 a min(parity_bits, k-1). Decodificatore: • d < piano(n3/14) • d < piano(n/ piano[2log₂(2*t)])	20	Il numero di bit da inserire in ogni ciclo di clock.

Interfacce e segnali BCH IP Core

Tabella 8. Segnali orologio e reset

Nome	Tipo Avalon-ST	Direzione	Descrizione
Orologio	Orologio	Ingresso	L'orologio di sistema principale. L'intero core IP opera sul fronte di salita di CLK.
reset	reimposta_n	Ingresso	Un segnale basso attivo che ripristina l'intero sistema quando viene asserito. È possibile asserire questo segnale in modo asincrono. Tuttavia, è necessario annullare l'asserzione in modo sincrono rispetto al segnale clk_clk. Quando il core IP si riprende dal ripristino, assicurarsi che i dati che riceve siano un pacchetto completo.

Tabella 9. Segnali dell'interfaccia di input e output di Avalon-ST

Nome	Tipo Avalon-ST	Direzione	Descrizione
pronto	pronto	Produzione	Segnale di trasferimento dati pronto per indicare che il sink è pronto ad accettare dati. L'interfaccia sink guida il segnale pronto per controllare il flusso di dati attraverso l'interfaccia. L'interfaccia sink acquisisce i segnali dell'interfaccia dati sul fronte di salita clk corrente.
dati_in[]	dati	Ingresso	Immissione dei dati per ogni parola in codice, simbolo per simbolo. Valido solo quando asseri il segnale in_valid.
dati_out	dati	Produzione	Contiene l'output decodificato quando il core IP asserisce il segnale out_valid. I simboli corretti sono nello stesso ordine in cui sono stati inseriti.
eop_in	eop	Ingresso	Segnale di fine pacchetto (parola in codice).
eop_out	eop	Produzione	Segnale di fine pacchetto (parola in codice). Questo segnale indica i limiti del pacchetto sul bus data_in[]. Quando il core IP porta alto questo segnale, indica che la fine del pacchetto è presente sul bus data_in[]. Il nucleo IP afferma questo segnale sull'ultimo trasferimento di ogni pacchetto.
in errore	errore	Ingresso	Segnale di errore. Specifica se il simbolo dei dati di input è un errore e se il decodificatore può considerarlo come una cancellazione. Solo decodificatori che supportano le cancellazioni.
carico	valido	Ingresso	Segnale dati validi per indicare la validità dei segnali dati. Quando si asserisce il segnale in_valid, i segnali dell'interfaccia dati Avalon-ST sono validi. Quando si disattiva il segnale in_valido, i segnali dell'interfaccia dati Avalon-ST non sono validi e devono essere ignorati. Puoi affermare il segnale in_valid ogni volta che i dati sono disponibili. Tuttavia, il sink acquisisce i dati dall'origine solo quando il core IP afferma il segnale in_ready.
numero_di_errori	errore	Produzione	Indica il numero di errori (solo decoder). Valido quando il core IP asserisce eop_out .

sop_in	contentino	Ingresso	Segnale di inizio del pacchetto (parola in codice).
sop_out	contentino	Produzione	Segnale di inizio del pacchetto (parola in codice). Questo segnale indica i limiti della parola di codice sul bus data_in[]. Quando il core IP porta alto questo segnale, indica che l'inizio del pacchetto è presente sul bus data_in[]. Il nucleo IP afferma questo segnale al primo trasferimento di ogni parola in codice.
affonda_pronto	pronto	Ingresso	Segnale di trasferimento dati pronto per indicare che il modulo a valle è pronto ad accettare dati. L'origine fornisce nuovi dati (se disponibili) quando asserisci il segnale sink_ready e smette di fornire nuovi dati quando annulli l'asserzione del segnale sink_ready. Se la sorgente non è in grado di fornire nuovi dati, deasserisce valid_out per uno o più cicli di clock fino a quando non è pronta a guidare segnali di interfaccia dati validi.
valido_out	valido	Produzione	Segnale di dati validi. Il core IP asserisce il segnale valid_out alto, ogni volta che un output valido è su data_out ; il core IP deasserisce il segnale quando non c'è un output valido su data_out .

Per i core IP generati all'interno di Qsys, tutti i segnali si trovano in un'interfaccia Avalon-ST. Per gli encoder:

Ingresso: in[0 alla larghezza dati di data_in]
Produzione: out[0 alla larghezza dati di data_out].

Per i decoder:

Input: in[da 0 alla larghezza dati di data_in]
Output: out [da 0 a larghezza dati+numero_errori | data_out]

Interfacce Avalon-ST nei core IP DSP

Le interfacce Avalon-ST definiscono un protocollo standard, flessibile e modulare per il trasferimento dei dati da un'interfaccia sorgente a un'interfaccia sink.
L'interfaccia di input è un sink Avalon-ST e l'interfaccia di output è una sorgente Avalon-ST. L'interfaccia Avalon-ST supporta i trasferimenti di pacchetti con pacchetti interlacciati su più canali.
I segnali dell'interfaccia Avalon-ST possono descrivere interfacce di streaming tradizionali che supportano un singolo flusso di dati senza conoscere i canali o i confini dei pacchetti. Tali interfacce contengono in genere dati, segnali pronti e validi. Le interfacce Avalon-ST possono anche supportare protocolli più complessi per trasferimenti burst e pacchetti con pacchetti interlacciati su più canali. L'interfaccia Avalon-ST sincronizza intrinsecamente i progetti multicanale, il che consente di ottenere implementazioni efficienti e multiplexate nel tempo senza dover implementare logiche di controllo complesse.
Le interfacce Avalon-ST supportano la contropressione, che è un meccanismo di controllo del flusso in cui un sink può segnalare a una sorgente di interrompere l'invio di dati. Il sink utilizza in genere la contropressione per arrestare il flusso di dati quando i suoi buffer FIFO sono pieni o quando ha una congestione sul suo output.
Informazioni correlate
Specifiche dell'interfaccia Avalon

Cronologia delle revisioni del documento

Cronologia delle revisioni della Guida per l'utente di BCH IP Core.

Data	Versione	Cambiamenti
2017.11.06	17.1	• Aggiunto il supporto per i dispositivi Intel Cyclone 10 • Corretti i nomi dei segnali nelle descrizioni dell'encoder e del decoder.
2017.02.14	16.1	• ID prodotto e ID fornitore rimossi. • Corretto Capacità di correzione degli errori (t) valore massimo a 127
2015.10.01	15.1	Aggiunto ID prodotto e codice di ordinazione.
2015.05.01	15.0	Versione iniziale

Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

A. Archivio dei documenti di base della proprietà intellettuale di BCH

Se la tabella non elenca una versione IP core, si applica la guida per l'utente per la precedente versione IP core.

Versione IP Core	Guida per l'utente
16.1	BCH IP Core Guida per l'utente
15.1	BCH IP Core Guida per l'utente

Documenti / Risorse

Intel BCH IP Nucleo [pdf] Guida utente
BCH IP Nucleo, BCH IP, Nucleo

Riferimenti

Manuale d'uso