DSP Builder per Intel FPGA
Informazioni sul prodotto
Il prodotto si chiama DSP Builder per Intel FPGA. È uno strumento software che consente agli utenti di progettare e implementare algoritmi di elaborazione del segnale digitale (DSP) su FPGA Intel. Lo strumento fornisce un'interfaccia grafica che si integra con lo strumento MathWorks MATLAB e Simulink, consentendo agli utenti di progettare sistemi DSP utilizzando un approccio con diagramma a blocchi. Lo strumento ha diverse versioni, l'ultima versione è la 22.4. Il prodotto ha subito diverse revisioni, ciascuna delle quali introduce nuove funzionalità, correzioni di bug e miglioramenti. La tabella della cronologia delle revisioni fornisce un riepilogo delle modifiche apportate in ciascuna versione. Il prodotto ha due edizioni blockset: il blockset standard e il blockset avanzato. Il set di blocchi standard è disponibile per Intel Quartus Prime Standard Edition, mentre il set di blocchi avanzato è disponibile sia per Intel Quartus Prime Pro Edition che per Intel Quartus Prime Standard Edition. Il prodotto presenta requisiti di sistema che devono essere soddisfatti per un'installazione e un utilizzo corretti. Richiede almeno una versione dello strumento The MathWorks MATLAB e Simulink, con supporto per le versioni a 64 bit di MATLAB. La versione del software Intel Quartus Prime deve corrispondere alla versione di DSP Builder per Intel FPGA in uso. Il blockset avanzato utilizza i tipi a virgola fissa Simulink per tutte le operazioni e richiede versioni con licenza di Simulink Fixed Point. Intel consiglia inoltre DSP System Toolbox e Communications System Toolbox per funzionalità aggiuntive.
Istruzioni per l'uso del prodotto
- Assicurati di avere una versione compatibile dello strumento MathWorks MATLAB e Simulink installato sulla tua workstation. Lo strumento supporta solo le versioni a 64 bit di MATLAB.
- Assicurati di avere installata la versione appropriata del software Intel Quartus Prime. La versione deve corrispondere alla versione di DSP Builder per Intel FPGA in uso.
- Avvia DSP Builder per Intel FPGA e apri l'interfaccia grafica.
- Progetta il tuo sistema DSP utilizzando l'approccio del diagramma a blocchi fornito dallo strumento. Utilizza i blocchi e le funzionalità disponibili per costruire l'algoritmo desiderato.
- Prendi vantaggiotage dei tipi a virgola fissa Simulink per tutte le operazioni del tuo progetto. Assicurati di disporre delle licenze necessarie per Simulink Fixed Point.
- Se sono necessarie funzionalità aggiuntive, prendere in considerazione l'utilizzo di DSP System Toolbox e Communications System Toolbox, consigliati da Intel.
- Una volta completato il progetto, puoi generare il necessario files per la programmazione di un FPGA Intel.
Seguendo queste istruzioni di utilizzo, sarai in grado di progettare e implementare in modo efficace algoritmi DSP su FPGA Intel utilizzando DSP Builder per FPGA Intel.
Note sulla versione di DSP Builder per FPGA Intel®
Informazioni correlate
- Base di conoscenza
- Installazione e licenza del software
errore di stampa
Gli errori sono difetti o errori funzionali che possono far sì che il prodotto si discosti dalle specifiche pubblicate. I problemi di documentazione includono errori, descrizioni poco chiare o omissioni rispetto alle specifiche attualmente pubblicate o ai documenti di prodotto.
Per informazioni complete sugli errata e sulle versioni interessate dagli errata, fare riferimento alla pagina della Knowledge Base di Intel® websito.
Informazioni correlate
Base di conoscenza
DSP Builder per la cronologia delle revisioni dei blockset avanzati Intel FPGA
| Versione | Data | Descrizione |
| 22.4 | 2022.12.12 | Aggiunto Matrix Multiply Engine Design Examplui. |
| 22.3 | 2022.09.30 | • Prestazione migliorata:
— DSP Builder ora utilizza il blocco FP DSP per FP16 e Bfloat16, arrotondato correttamente, Aggiungere, Sub or Aggiungi sotto sui dispositivi Intel Agilex — Fornito accesso alle architetture DSP heavy e DSP light per il log esponenziale e naturale nel blockset DSP Builder. — migliorato l'utilizzo della logica FP FFT per due formati FP di precisione inferiore: FP16 e FP19. • Migliore integrazione dei progetti DSP Builder con altri IP in Platform Designer. — DSP Builder non srotola ma tiene insieme i vettori di segnali complessi (facoltativamente) come un'unica entità conduttore. — Puoi anche assegnare un ruolo personalizzato al conduit. DSP Builder assegna automaticamente più conduit con nomi univoci anteponendo all'interfaccia il nome del modello DSP Builder. • Migliorata la configurazione predefinita del FFT blocchi per ridurre al minimo gli errori durante la modifica dei parametri FFT. • Possibilità di ripristinare lo stato interno del ABETE blocco durante un ripristino a caldo. • Aggiunta una libreria che contiene i blocchi Simulink supportati dai progetti DSP Builder. |
| 22.2 | 2022.03.30 | Conteggio iterazioni interne ridotto CORDICO blocco per ridurre l'utilizzo delle risorse e aumentare la precisione. |
| continua… | ||
| Versione | Data | Descrizione |
| 22.1 | 2022.06.30 | • Aggiunto reporting sulla latenza al GPIO blocco (simile al reporting di latenza sul file Canale IO
blocchi). • Aggiunto un ibrido back-to-back VFF blocco, che supporta lo streaming continuo di dati quando la dimensione della FFT cambia senza dover svuotare la pipeline FFT. • Aggiunto supporto per Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX in DSP Builder Advanced Pro. È necessario compilare l'RTL generato con l'edizione Intel Quartus Std. • Esteso il meccanismo di controllo dell'accesso in lettura a SharedMem bloccare • Miglioramento dell'impaccamento dei blocchi DSP mediante conversione Aggiungere, Sub, E mux ad una dinamica Aggiungi sotto bloccare |
| 21.4 | 2021.12.30 | Aggiunto AXI4StreamReceiver E AXI4StreamTrasmettitore al Streaming biblioteca |
| 21.3 | 2021.09.30 | • Aggiunta la libreria DFT con DFT, RiordinaBlocco, E Riordina e ridimensiona blocchi
• Aggiunto supporto per i dispositivi Cyclone V • Aggiunti controlli di accesso in lettura consultivo (RA) ai blocchi di memoria di DSP Builder • Aggiunto un set di blocchi FFT back-to-back semplificato • Aggiunta la possibilità di installare DSP Builder in modalità standalone senza richiedere l'installazione di Intel Quartus Prime compatibile con la versione |
| 21.1 | 2021.06.30 | • Aggiunto Macchina a stati finiti blocco e progettazione esamplui.
• Aggiunto supporto per la versione MATLAB: R2020b |
| 20.1 | 2020.04.13 | Selettore dispositivo rimosso in Parametri del dispositivo pannello. |
| 2019.09.01 | Aggiunto il supporto per i dispositivi Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Aggiunto il supporto per due nuovi tipi a virgola mobile float16_m7 (bfloat) e float19_m10.
• Aggiunta funzionalità di latenza dipendente. • Aggiunto reporting del livello di riempimento del buffer FIFO. |
| 18.1 | 2018.09.17 | • Aggiunta l'importazione HDL.
• Aggiunti modelli software C++. |
| 18.0 | 2018.05.08 | • Aggiunto supporto per la minimizzazione del ripristino automatico dei progetti DSP Builder. La minimizzazione del ripristino determina l'insieme minimo di registri in un progetto che richiede il ripristino, pur mantenendo la corretta funzionalità del progetto. La riduzione del numero di registri reimpostati da DSP Builder può fornire una migliore qualità dei risultati, ovvero un'area ridotta e un aumento di Fmax.
• Aggiunto il supporto per i campi bit al file SharedMem bloccare. Questi campi forniscono funzionalità analoghe al supporto dei campi bit esistente in RegField E RegOut blocchi. • Aggiunto supporto beta per l'importazione HDL, che incorpora progetti sintetizzabili VHDL o Verilog HDL in un progetto DSP Builder. È quindi possibile simulare il progetto importato con i componenti Simulink di DSP Builder. L'importazione HDL include un'interfaccia utente minima, ma richiede alcune impostazioni manuali. Per utilizzare questa funzionalità, è necessaria una licenza per lo strumento MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Aggiunto super-sample NCO design esamplui.
• Aggiunto supporto per i dispositivi Intel Cyclone® 10 e Intel Stratix® 10. • Rimosse istanze di Segnali bloccare. • Opzione WYSIWYG eliminata attiva SintesiInfo bloccare. |
| 17.0 | 2017.05.05 | • Rinominato Intel
• Deprecato Segnali bloccare • Aggiunto il design del generatore di numeri gaussiani e casuali, ad esamples • Aggiunti soprammobili di dimensione variabileampled design FFT esample • Aggiunto VFFT ibrido bloccare • Aggiunto GeneraleVTwiddle E GeneraleMultVTwiddle blocchi |
| 16.1 | 2016.11.10 | • Aggiunti DUC e DDC a 4 canali e 2 antenne per il progetto di riferimento LTE
• Aggiunto il blocco BFU_simple • Creato le edizioni Standard e Pro. Pro supporta i dispositivi Arria 10; Standard supporta tutte le altre famiglie. • Deprecato il Segnali bloccare • Aggiunta funzionalità per impostare le impostazioni dell'interfaccia Avalon-MM nel menu DSP Builder |
| continua… | ||
| Versione | Data | Descrizione |
| 16.0 | 2016.05.02 | • Biblioteche riorganizzate
• Risultati di piegatura migliorati sui dispositivi MAX 10 • Aggiunto nuovo design esamples: — Generatore di numeri casuali gaussiani — Conversione digitale up e down DUC_4C4T4R e DDC_4C4T4R LTE • Aggiunta una nuova strategia di potatura FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Deprecato Esegui Quartus II E Esegui Modelsim blocchi
• Aggiunto il supporto per il passaggio dell'orologio • Aggiunti filtri FIR riconfigurabili • Interfacce bus migliorate: — Miglioramento del controllo e della segnalazione degli errori — Miglioramento della precisione della simulazione — Migliorata l'implementazione della logica slave del bus — Miglioramento del passaggio dell'orologio • Modificate alcune interfacce Avalon-MM • Aggiunti nuovi blocchi: — Cattura valori — Uscita a ventaglio — Pausa — Vectorfanout • Aggiunto IIR: virgola fissa a tariffa intera e IIR: demo a virgola mobile a tariffa intera • Aggiunto progetto di riferimento del modem di trasmissione e ricezione |
| 15.0 | Maggio 2015 | • Aggiunto il supporto per l'output SystemVerilog
• Aggiunta libreria di memorie esterne • Aggiunto Memoria esterna bloccare • Aggiunto nuovo Consenti la scrittura su entrambe le porte parametro DualMem bloccare • Parametri modificati attivati AvalonMMSlaveSettings bloccare |
| 14.1 | Dicembre 2014 | • Aggiunto il supporto per i blocchi Arria 10 in virgola mobile
• Aggiunti BusStimulus e BusStimulusFileBlocchi lettore per progettazione di registri mappati in memoria, ad esamplui. • Aggiunto il blocco AvalonMMSlaveSettings e DSP Builder > Interfacce Avalon > Avalon-MM slave opzione di menu • Rimossi i parametri del bus dai blocchi Controllo e Segnale • Rimosso il seguente disegno esamples: — Convertitore dello spazio colore (ripiegamento della condivisione delle risorse) — Interpolazione del filtro FIR con coefficienti di aggiornamento — Filtro FIR primitivo (ripiegamento della condivisione delle risorse) — Singolo-Stage Filtro IIR (ripiegamento della condivisione delle risorse) — Tre stage Filtro IIR (ripiegamento della condivisione delle risorse) • Aggiunto supporto system-in-the-loop • Aggiunti nuovi blocchi: — Classificatore in virgola mobile — Accumulo moltiplicativo in virgola mobile — Aggiunta la funzione ipotenusa al blocco matematico • Aggiunto design esamples: — Convertitore dello spazio colore — ABETE complesso — CORDIC da Blocchi Primitivi — Riduzione del fattore di cresta — ABETE pieghevole — Filtro di decimazione a tasso intero variabile — Ordinamento vettoriale: sequenziale e iterativo |
| continua… | ||
| Versione | Data | Descrizione |
| • Aggiunti progetti di riferimento:
— Riduzione del fattore di cresta — RF diretta con banco di prova sintetizzabile — Filtro di decimazione dinamica — Filtro di decimazione riconfigurabile — Filtro di decimazione a tasso intero variabile • Rimossa la cartella di condivisione delle risorse • Cartella ALU aggiornata |
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| 14.0 | Giugno 2014 | • Aggiunto supporto per MAX 10 FPGA.
• Rimosso il supporto per i dispositivi Cyclone III e Stratix III • Migliorato DSP Builder esegue ModelSim opzione, che ora consente di eseguire ModelSim per la progettazione di livello superiore o singoli sottomoduli • Modificata la generazione di HDL nella directory a livello di dispositivo (sotto la directory RTL di destinazione specificata) anziché in una gerarchia di directory • Aggiunto segnale di lettura sull'interfaccia bus • Aggiunta la porta chiara sulla FIFO • 13 blocchi FFT deprecati • Aggiunto nuovo design esamples: — Interfaccia Avalon-ST (buffer FIFO di ingresso e uscita) con contropressione — Interfaccia Avalon-ST (buffer FIFO di uscita) con contropressione — Funzioni matematiche in virgola fissa — Radice quadrata frazionaria utilizzando CORDIC — Normalizzatore — FFT parallela — FFT parallela in virgola mobile — Radice quadrata utilizzando CORDIC — FFT/iFFT commutabile — FFT a virgola fissa a dimensione variabile — FFT a virgola fissa di dimensione variabile senza blocco BitReverseCoreC — iFFT a virgola fissa a dimensione variabile — iFFT a virgola fissa a dimensione variabile senza blocco BitReverseCoreC — FFT in virgola mobile a dimensione variabile — FFT in virgola mobile a dimensione variabile senza blocco BitReverseCoreC — iFFT in virgola mobile a dimensione variabile — iFFT a virgola mobile a dimensione variabile senza blocco BitReverseCoreC • Aggiunti nuovi blocchi: — Ritardo ancorato — Linea di ritardo abilitata — Ritardo feedback abilitato — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P e FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X e FFT64X — FFT2, FFT4, VFFT2 e VFFT4 — Multitwiddle generale e Twiddle generale (GeneralMultiTwiddle, GeneralTwiddle) — FFT ibrida (Hybrid_FFT) — FFT con pipeline parallela (PFFT_Pipe) - Pronto |
| 13.1 | Novembre 2013 | • Rimosso il supporto per i seguenti dispositivi:
—Arria GX — Ciclone II — HardCopy II, HardCopy III e HardCopy IV — Stratix, Stratix II, Stratix GX e Stratix II GX • Flusso di piegatura dell'ALU migliorato • Aggiunte nuove funzioni al blocco Math. |
| continua… | ||
| Versione | Data | Descrizione |
| • Aggiunta l'opzione blocco fi Simulink ai blocchi Const, DualMem e LUT
• Aggiunto nuovo design esamples: — FFT in tempo reale a precisione variabile — Filtro FIR interpolante con coefficienti di aggiornamento — Beamformer ritardato • Aggiunti nuovi blocchi: — Ritardo ancorato — Polinomio — TwiddleAngle — TwiddleROM e TwiddleROMF — VariabileBitReverse — VFF |
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| 13.0 | Maggio 2013 | • Blocco dispositivo aggiornato con il nuovo menu Selettore dispositivo.
• Aggiunti nuovi blocchi ModelPrim: — Cost Mul - Dividere - Minimo Massimo — Negare - Prodotto scalare • Aggiunti nove nuovi blocchi FFT • Aggiunte dieci nuove dimostrazioni FFT |
| 12.1 | Novembre 2012 | • Aggiunta la funzione di piegatura dell'ALU
• Aggiunte opzioni a virgola mobile con precisione migliorata • Aggiunti i seguenti nuovi blocchi ModelPrim: — AggiungiSub — AggiungiSubFused — CmpCtrl - Matematica — Massimo e minimo — MinMaxCtrl - Girare — Trig • Aggiunti i seguenti nuovi blocchi FFT: — Rilevamento bordi (Rilevamento bordi) — Divisore di impulsi (PulseDivider) — Moltiplicatore di impulsi (PulseMultiplier) — FFT bit-reverse con uscita naturale (FFT_BR_Natural) • Aggiunto il seguente nuovo design FIR esamples: — Super-sampil filtro FIR decimatore — Super-sampil filtro FIR frazionario • Aggiunto il controllo di posizione, velocità e corrente per i motori AC (con ripiegamento ALU) esample |
Informazioni correlate
Manuale avanzato di Blockset di DSP Builder
Requisiti di sistema
- DSP Builder per Intel FPGA si integra con gli strumenti MathWorks MATLAB e Simulink e con il software Intel Quartus® Prime.
- Assicurati che almeno una versione dello strumento MathWorks MATLAB e Simulink sia disponibile sulla tua workstation prima di installare DSP Builder per Intel FPGA. È necessario utilizzare la stessa versione del software Intel Quartus Prime e DSP Builder per Intel FPGA. DSP Builder per Intel FPGA supporta solo le versioni a 64 bit di MATLAB.
- Dalla v18.0, DSP Builder per Intel FPGAs advanced blockset è disponibile per Intel Quartus Prime Pro Edition e Intel Quartus Prime Standard Edition. DSP Builder per Intel FPGAs standard blockset è disponibile solo per Intel Quartus Prime Standard Edition.
Tabella 2. Dipendenze MATLAB di DSP Builder per FPGA Intel
| Versione | Versioni supportate da MATLAB | ||
| Blockset standard di DSP Builder | Blockset avanzato di DSP Builder | ||
| Edizione standard Intel Quartus Prime | Edizione Intel Quartus Prime Pro | ||
| 22.4 | Non disponibile | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Non disponibile | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Non disponibile | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Non disponibile | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Non disponibile | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Non disponibile | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Non disponibile | R2019a R2018b R2018a R2017b | |
| continua… | |||
| Versione | Versioni supportate da MATLAB | ||
| Blockset standard di DSP Builder | Blockset avanzato di DSP Builder | ||
| Edizione standard Intel Quartus Prime | Edizione Intel Quartus Prime Pro | ||
| R2017a R2016b | |||
| 19.1 | Non supportato | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nota:
Il blockset avanzato di DSP Builder per Intel FPGA utilizza i tipi a virgola fissa di Simulink per tutte le operazioni e richiede versioni con licenza di Simulink a virgola fissa. Intel consiglia inoltre DSP System Toolbox e Communications System Toolbox, che alcuni progettano ad esampusiamo.
Informazioni correlate
Installazione e licenza del software Intel.
DSP Builder per Intel® FPGA Note di rilascio 9
Documenti / Risorse
 |
intel DSP Builder per Intel FPGA [pdf] Guida utente DSP Builder per Intel FPGA, Builder per Intel FPGA, Intel FPGA, FPGA |