Ricetrasmettitore Intel E-Series 5 GTS
Specifiche
- Nome prodotto: Transceiver GTS con doppia interfaccia simplex
- Numero modello: 825853
- Data di rilascio: 2025.01.24
Informazioni sul prodotto
I transceiver GTS negli FPGA Agilex 5 supportano diverse implementazioni di protocollo simplex. In modalità simplex, il canale GTS è unidirezionale, lasciando un trasmettitore o un ricevitore inutilizzato. Utilizzando la modalità dual simplex, è possibile utilizzare il canale inutilizzato per implementare un altro protocollo simplex indipendente.
Introduzione
Questa guida utente descrive il metodo per implementare la modalità dual simplex (DS) nei transceiver Agilex™ 5 GTS.
La modalità dual simplex si riferisce alla modalità operativa del canale del transceiver GTS, in cui è possibile posizionare un trasmettitore e un ricevitore indipendenti nello stesso canale del transceiver, massimizzando così l'utilizzo delle risorse del transceiver negli FPGA Agilex 5. La guida utente descrive:
- IP del protocollo simplex supportati in modalità simplex duale
- Come pianificare le interfacce simplex doppie prima di iniziare la progettazione
- Come implementare il flusso di progettazione simplex doppio
È possibile implementare la modalità simplex duale nella versione software Quartus® Prime Pro Edition dalla 24.2 in poi.
Informazioni correlate
- Manuale utente PHY del ricetrasmettitore GTS
- Guida utente GTS SDI II Intel FPGA IP
- GTS SDI II Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS HDMI Intel FPGA IP
- GTS HDMI Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS DisplayPort PHY Altera FPGA IP
- Guida utente GTS JESD204C Intel FPGA IP
- GTS JESD204C Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS JESD204B Intel FPGA IP
- GTS JESD204B Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS Serial Lite IV Intel FPGA IP
- GTS Serial Lite IV Intel FPGA IP Design Example Guida per l'utente
- Guida utente di Quartus Prime Pro Edition: compilazione del design
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Sopraview
I transceiver GTS negli FPGA Agilex 5 supportano diverse implementazioni di protocollo simplex. In modalità simplex, il canale GTS è unidirezionale e lascia un trasmettitore o un ricevitore inutilizzato. Utilizzando la modalità dual simplex, è possibile utilizzare il canale del trasmettitore o del ricevitore inutilizzato per implementare un altro protocollo simplex indipendente, come mostrato nella figura seguente.
La modalità dual simplex (DS) supporta la seguente combinazione di IP di protocollo simplex(1).
Tabella 1. Combinazioni di protocollo IP supportate per la modalità Dual Simplex
| IP ricevitore | IP trasmettitore | |||||
| SDI | Cavo HDMI | Porta Display | SerialLite IV | JESD204C | JESD204B | |
| SDI | SÌ | SÌ | SÌ | NO | NO | NO |
| Cavo HDMI | SÌ | SÌ | SÌ | NO | NO | NO |
| Porta Display | SÌ | SÌ | SÌ | NO | NO | NO |
| SerialLite IV | NO | NO | NO | SÌ | Sì(2) | Sì(2) |
| JESD204C | NO | NO | NO | Sì(2) | SÌ | Sì(2) |
| JESD204B | NO | NO | NO | Sì(2) | Sì(2) | SÌ |
La modalità DS può essere implementata nel software Quartus Prime Pro Edition generando un IP DS basato sugli IP del protocollo simplex e utilizzando l'IP DS per la progettazione RTL, come evidenziato nella figura seguente. L'IP DS generato comprende i singoli IP simplex che si desidera associare in modalità DS e utilizzare nella progettazione.
- La modalità DS è supportata solo per i protocolli simplex specificati e non per le modalità TX/RX personalizzate con l'IP Intel FPGA GTS PMA/FEC Direct PHY (tranne quando il parametro delle regole di configurazione PMA è impostato su SDI o HDMI).
- Questa combinazione in modalità DS non è supportata nella versione attuale del software Quartus Prime Pro Edition.
- Qualsiasi modifica o aggiornamento della versione degli IP del protocollo simplex utilizzati nel flusso DS richiede la rigenerazione dell'IP DS.
- Se non è richiesta la modalità DS, questo passaggio non è applicabile.
- Se non è necessaria la modalità DS, collegare l'IP simplex direttamente nel progetto.
- È possibile simulare l'IP DS dopo l'analisi e l'elaborazione.
Comprensione e pianificazione delle interfacce Simplex doppie
Prima di iniziare l'implementazione della modalità DS, è necessario determinare e pianificare gli IP simplex (trasmettitore e ricevitore) che si desidera posizionare sullo stesso canale del transceiver. Se gli IP simplex del progetto non devono essere posizionati sullo stesso canale del transceiver, il flusso della modalità DS descritto in questo documento non è applicabile e si può procedere integrando gli IP simplex direttamente nel progetto RTL.
Esistono due gruppi di IP di protocollo che possono supportare la modalità DS:
- SDI, HDMI e DisplayPort
- SerialLite IV, JESD204C e JESD204B
- Dopo aver determinato gli IP di protocollo supportati per la modalità DS, pianifica come gli IP simplex sono accoppiati (trasmettitore e ricevitore sullo stesso canale) sui canali utilizzati. A questo punto, la pianificazione si basa sul posizionamento logico dei canali per stabilire il gruppo DS che sarà possibile utilizzare in seguito per la generazione degli IP DS. È possibile eseguire l'assegnazione del posizionamento fisico dei pin dopo la generazione degli IP.tage.
- Il seguente esempioampGli esercizi illustrano come pianificare l'associazione di IP simplex in modalità DS per stabilire un gruppo DS. Un gruppo DS è definito come un insieme di IP simplex che ha almeno un canale in modalità DS.
Example 1: Un trasmettitore SDI abbinato a un ricevitore SDI
In questo exampAd esempio, un trasmettitore SDI è abbinato a un ricevitore SDI per formare un gruppo DS, come mostrato nella figura seguente.
Example 2: Un trasmettitore HDMI abbinato a un ricevitore HDMI
In questo exampAd esempio, un trasmettitore HDMI è abbinato a un ricevitore HDMI per formare un gruppo DS, come mostrato nella figura seguente. È possibile posizionare il ricevitore HDMI sui canali 0-2 o sui canali 1-3.
Example 3: Un trasmettitore HDMI abbinato a due ricevitori SDI e un trasmettitore SDI
In questo exampAd esempio, un trasmettitore HDMI è accoppiato con due ricevitori SDI per formare un gruppo DS insieme a un trasmettitore SDI non accoppiato, come mostrato nella figura seguente. È possibile posizionare logicamente i due ricevitori SDI in posizioni diverse, a condizione che siano accoppiati con i canali del trasmettitore HDMI. Poiché il trasmettitore SDI non è accoppiato con un altro IP simplex, non fa parte del gruppo DS (non è possibile includerlo nel gruppo DS) e non richiede il flusso DS.
Quando si pianifica l'associazione IP simplex per la modalità DS, è necessario considerare quanto segue:
- Posizionamento del legame TX—Sebbene l'associazione si basi sul posizionamento logico, gli IP del trasmettitore multicanale richiedono il bonding e devono soddisfare i requisiti di posizionamento fisico del canale come descritto nella figura Posizionamento del canale per la configurazione diretta PMA per l'aggregazione di corsie bonded della Guida utente PHY del ricetrasmettitore GTS.
- Stesso sistema PLL per TX e RX—Gli IP simplex accoppiati in modalità DS che utilizzano la modalità di clock PLL di sistema devono utilizzare lo stesso PLL di sistema per quel canale. Gli IP simplex che utilizzano la modalità di clock PMA possono essere accoppiati solo con un altro IP simplex con modalità di clock PMA. L'accoppiamento della modalità di clock PMA e della modalità PLL di sistema all'interno di un canale non è supportato.
- Utilizzo FEC per TX e RX—gli IP simplex accoppiati in modalità DS per un canale devono avere la stessa impostazione FEC (abilitata o non utilizzata). Ad esempioampAd esempio, se si dispone di un GTS SerialLite IV IP TX con FEC abilitato, è possibile associarlo solo a un altro GTS SerialLite IV IP RX con FEC abilitato.
- Accesso all'interfaccia mappata in memoria Avalon®—il trasmettitore e il ricevitore condividono un'interfaccia Avalon mappata in memoria per accedere a ciascun canale. Quando gli IP simplex sono accoppiati in modalità DS, l'IP DS generato include un arbitro dell'interfaccia Avalon mappata in memoria che mantiene le singole interfacce Avalon dell'IP del trasmettitore e Avalon dell'IP del ricevitore. Questo avviene come quando non si utilizza la modalità DS.
Implementazione di interfacce Simplex doppie
Questo capitolo descrive un'implementazione simplex duale basata su exampFigura 2 nel capitolo "Comprensione e pianificazione delle interfacce Dual Simplex". L'implementazione DS combina il protocollo HDMI simplex TX e simplex RX, ma con velocità di configurazione diverse.
Generazione dell'IP Simplex
Per prima cosa è necessario creare e generare separatamente ogni singolo IP simplex seguendo la guida utente specifica per l'IP.
Nota:
- Per SDI, è necessario creare l'IP simplex con il parametro Both Base and PHY selezionato per l'opzione wrapper SDI_II nell'IP Intel FPGA GTS SDI II.
- Per HDMI, è necessario creare l'IP simplex con il parametro HDMI e Transceiver selezionato per l'opzione wrapper HDMI nell'IP Intel FPGA HDMI GTS.
- Per DisplayPort, è necessario creare l'IP simplex utilizzando l'IP FPGA Altera GTS DisplayPort PHY.
- Per JESD204C, è necessario creare l'IP simplex con il parametro Sia base che PHY o Solo PHY selezionato per l'opzione wrapper JESD204C nell'IP Intel FPGA GTS JESD204C.
- Per JESD204B, è necessario creare l'IP simplex con il parametro Sia base che PHY o Solo PHY selezionato per l'opzione wrapper JESD204B nell'IP Intel FPGA GTS JESD204B.
- Per Serial Lite IV, è necessario creare l'IP simplex selezionando l'opzione Rx o Tx per il parametro Modalità PMA. Per RS-FEC, è necessario abilitare il parametro Abilita RS-FEC e abilitare anche il parametro RS-FEC abilitato sull'altro IP simplex Serial Lite IV posizionato sullo stesso canale/i nel riquadro Unione Simplex nella scheda IP.
Per generare l'IP simplex HDMI, seguire questi passaggi:
- Crea l'IP TX simplex HDMI e l'IP RX simplex HDMI scegliendo il parametro HDMI e Transceiver e altri parametri rilevanti per il tuo progetto utilizzando l'IP FPGA Intel HDMI GTS.
- Genera l'IP fileper gli IP simplex HDMI facendo clic sul passaggio Generazione IP nel Dashboard di compilazione del software Quartus Prime Pro Edition come mostrato nella figura seguente.
Una volta completata correttamente la generazione dell'IP, la fase Generazione IP diventa verde con un segno di spunta accanto, come mostrato nella figura seguente. 
Informazioni correlate
- Guida utente GTS HDMI Intel FPGA IP
- Guida utente GTS SDI II Intel FPGA IP
- Guida utente GTS DisplayPort PHY Altera FPGA IP
- Guida utente GTS JESD204C Intel FPGA IP
- GTS JESD204C Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS JESD204B Intel FPGA IP
- GTS JESD204B Intel FPGA IP Design Example Guida per l'utente
- Guida utente GTS Serial Lite IV Intel FPGA IP
- GTS Serial Lite IV Intel FPGA IP Design Example Guida per l'utente
Utilizzo dell'editor di assegnazione Dual Simplex
È possibile utilizzare lo strumento DS Assignment Editor per organizzare e visualizzare l'implementazione DS in base alle disposizioni di banchi e canali. Questa sezione illustra solo i passaggi per utilizzare lo strumento DS Assignments Editor specificamente per l'implementazione DS descritta in questa guida utente.
Nota:
Per ulteriori dettagli, fare riferimento al flusso di generazione IP HSSI Dual Simplex nella Guida utente di Quartus Prime Pro Edition: compilazione della progettazione.
Per utilizzare DS Assignment Editor per assegnare gruppi DS e salvare le assegnazioni simplex doppie, seguire questi passaggi:
- Fare clic su Assegnazioni > Editor di assegnazioni Dual Simplex (DS) nel software Quartus Prime Pro Edition. L'Editor di assegnazioni DS si apre elencando tutti gli IP dual simplex supportati nel progetto nell'Elenco IP e tutte le assegnazioni DS esistenti nei Gruppi DS. In questo esempioample, la finestra elenca gli IP HDMI TX e HDMI RX generati come mostrato nella figura seguente.
Nota: L'editor di assegnazione DS visualizza solo gli IP simplex supportati da DS.
- Nella finestra DS Assignment Editor, fare clic con il pulsante destro del mouse sull'istanza hdmi_rx in Elenco IP e selezionare Crea istanza in > Nuovo gruppo DS, come mostrato nella figura seguente. Verrà creato un nuovo gruppo DS denominato DS_GROUP_0 e l'istanza hdmi_rx verrà aggiunta al riquadro Gruppi DS.
- Quindi, fai clic con il pulsante destro del mouse sull'istanza hdmi_tx in Elenco IP e seleziona Crea istanza in > DS_GROUP_0, come mostrato nella figura seguente. In questo modo, l'istanza hdmi_tx verrà aggiunta al riquadro Gruppi DS creato nel passaggio precedente.
- Il visualizzatore nel riquadro destro della finestra dell'Editor di assegnazione DS mostra la disposizione DS_GROUP_0 come mostrato nella figura seguente. Il riquadro in basso a sinistra mostra i gruppi DS e mostra che hdmi_rx è istanziato come
hdmi_rx_inst0 e hdmi_tx vengono istanziati come hdmi_tx_inst0. Se necessario, è possibile rinominare le istanze DS_GROUP_0, hdmi_rx_inst0 e hdmi_tx_inst0 facendo doppio clic sulle celle Nome evidenziate nella figura seguente. Inoltre, è possibile modificare la posizione dell'istanza aggiornando l'impostazione Offset relativo in unità di canali. È anche possibile abilitare la modalità Loopback su una modalità loopback disponibile per il debug.
- Se il progetto richiede un clock di input condiviso tra le modalità simplex RX e simplex TX, è possibile abilitare la funzionalità "Clock condiviso" selezionando ciascun IP istanziato nel riquadro DS_GROUP_0 e facendo clic sulla casella di controllo "Clock condiviso", come mostrato nella figura seguente. È quindi possibile scegliere la porta del clock dal menu a discesa "Porta IP" e specificare un nuovo nome di porta nella casella "Porta unita".
Nota: Solo alcune porte di clock sono disponibili per l'unione, il che dipende dall'IP del protocollo. È necessario verificare e confermare se è possibile unire le porte di clock prima di procedere con questo passaggio.
- Per salvare gli incarichi DS, fare clic su Salva incarichi e quindi su OK nella finestra popup.
Quando si salvano le assegnazioni DS, queste vengono aggiunte automaticamente al progetto .qsf file come mostrato nella figura seguente. 
Generazione dell'IP Dual Simplex
Questa sezione descrive i passaggi per generare il gruppo simplex duale creato in precedenza (DS_GROUP_0) nell'editor di assegnazione DS.
Per generare l'IP simplex doppio e controllare i report, seguire questi passaggi:
- Fare clic su Generazione IP HSSI Dual Simplex nella Dashboard di compilazione del software Quartus Prime Pro Edition, come mostrato nella figura seguente. Il software esegue prima la fase di generazione IP e poi quella di generazione IP HSSI Dual Simplex.
- Fare clic sull'icona Apri report di compilazione accanto al passaggio Generazione IP Simplex Dual HSSI per accedere ai report IP DS del software Quartus Prime Pro Edition, come mostrato nella figura seguente. La generazione corretta dell'IP DS è indicata da un segno di spunta.
- Review i report di assegnazione utente (DS Assignment Editor Report) e Dual Simplex IP Report generati dal software Quartus Prime Pro Edition come mostrato nelle figure seguenti.
Collegamento del Dual Simplex IP
- Questa sezione descrive i passaggi per connettere l'IP simplex duale generato in precedenza al tuo progetto.
- La progettazione richiede che l'IP Intel FPGA del GTS Reset Sequencer e l'IP Intel FPGA degli orologi PLL del sistema GTS funzionino correttamente, pertanto entrambi gli IP devono essere istanziati e connessi all'IP DS.
Per connettere il dual simplex IP, seguire questi passaggi:
- Il software Quartus Prime Pro Edition visualizza l'IP DS e gli IP simplex nel riquadro Project Navigator, come mostrato nella figura seguente.
A view il modulo di livello superiore dell'IP DS, espandere DS_GROUP_0.qip file e fare clic su DS_GROUP_0.sv SystemVerilog file come mostrato nella figura seguente. 
Il software Quartus Prime Pro Edition genera l'interfaccia della porta IP DS nel file SystemVerilog DS_GROUP_0.sv fileIl file DS_GROUP_0.sv generato file mantiene tutte le porte come IP simplex e unisce anche le porte associate al sequenziatore di reset e al PLL di sistema (se utilizzato), come mostrato nelle figure seguenti. 
- Successivamente, crea un'istanza del modulo DS IP nel tuo progetto di primo livello file e realizzare i collegamenti necessari in base alle esigenze di progettazione, come mostrato nella figura seguente.
Verifica dell'implementazione IP Dual Simplex
Questa sezione descrive i passaggi per sintetizzare e verificare l'IP simplex duale precedentemente connesso nel progetto.
Per sintetizzare e verificare l'IP simplex doppio, seguire questi passaggi:
- Sintetizzare il progetto eseguendo la fase di Analisi e Sintesi nella Dashboard di Compilazione del software Quartus Prime Pro Edition. La figura seguente mostra la dashboard dopo una compilazione di Analisi e Sintesi completata con successo.
- È possibile verificare l'IP DS nella simulazione una volta completata con successo l'analisi e la sintesi. La figura seguente mostra un esempioampsimulazione del superamento dell'IP DS con il testbench HDMI.
Nota: È possibile simulare l'IP DS dopo l'analisi e l'elaborazionetage completa.
- Eseguire il posizionamento dei pin per il progetto. Nel software Quartus Prime Pro Edition, fare clic su Assegnazioni > Pianificatore pin per aprire lo strumento di pianificazione pin. Impostare i pin RX e TX sullo stesso banco per combinare i pin simplex TX e RX sullo stesso canale fisico (ad esempioample Bank 4C) come mostrato nella figura seguente.
- Eseguire una compilazione completa dell'implementazione del progetto DS come mostrato nella figura seguente.
- Una volta completata correttamente la compilazione, è possibile controllare il posizionamento dei pin del progetto facendo clic sul passaggio Fitter > Plan > Open Compilation Report nel Compilation Dashboard del software Quartus Prime Pro Edition, come mostrato nella figura seguente.
È quindi possibile verificare che il software Quartus Prime Pro Edition abbia posizionato i pin simplex TX e simplex RX in base alle impostazioni del Pin Planner e che i pin siano stati combinati correttamente controllando i report come mostrato nelle figure seguenti.
Cronologia delle revisioni del documento per la Guida utente delle interfacce simplex doppie del transceiver GTS
| Versione del documento | Versione Quartus Prime | Cambiamenti |
| 2025.01.24 | 24.3.1 | Sono state apportate le seguenti modifiche:
|
| 2024.10.07 | 24.3 | Sono state apportate le seguenti modifiche:
|
| 2024.08.19 | 24.2 | Versione iniziale. |
Domande frequenti
D: Posso utilizzare modalità TX/RX personalizzate con l'IP FPGA Intel Direct PHY GTS PMA/FEC in modalità DS?
R: La modalità DS è supportata solo per protocolli simplex specificati e non per modalità TX/RX personalizzate con GTS PMA/FEC Direct PHY Intel FPGA IP, tranne quando il parametro delle regole di configurazione PMA è impostato su SDI o HDMI.
Documenti / Risorse
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Ricetrasmettitore Intel E-Series 5 GTS [pdf] Guida utente Serie E, Serie D, Trasmettitore GTS Serie E 5, Trasmettitore GTS Serie E 5, Trasmettitore GTS, Trasmettitore |