eCPRI Intel® FPGA IP Design
Example Guida per l'utente
Aggiornato per Intel®
Quartus®
Prime Design Suite: 23.1
Versione IP: 2.0.3
Guida rapida
Il core Intel® FPGA IP potenziato Common Public Radio Interface (eCPRI) implementa la specifica eCPRI versione 2.0. L'eCPRI Intel FPGA IP fornisce un banco di prova di simulazione e una progettazione hardware esample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto, ad esample nell'hardware.
Il progetto hardware compilato esample funziona su:
- Kit di sviluppo FPGA Intel Agilex™ 7 serie I
- Kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie I
- Kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
- Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix® 10 GX per la progettazione H-tile, ad esamples
- Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 TX per la progettazione E-tile, ad esamples
- Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Arria® 10 GX
Intel fornisce un exampil progetto che puoi utilizzare per stimare rapidamente l'area centrale e la tempistica dell'IP.
Il banco di prova e il design example supporta velocità dati 25G e 10G per le varianti dei dispositivi Intel Stratix 10 H-tile o E-tile e Intel Agilex 7 E-tile o F-tile dell'IP eCPRI.
Nota: La progettazione IP eCPRI esample con funzione di interworking (IWF) è disponibile solo per il bit rate della linea CPRI da 9.8 Gbps nella versione attuale.
Nota: La progettazione IP eCPRI esample non supporta la riconfigurazione dinamica per la velocità dati 10G nei progetti Intel Arria 10.
Il design del core IP Intel FPGA eCPRI example supporta le seguenti funzionalità:
- Modalità loopback seriale interna da TX a RX
- Generatore e controllore di traffico
- Funzionalità di base per il controllo dei pacchetti
- Possibilità di utilizzare la console di sistema per eseguire il progetto e reimpostarlo a scopo di nuovo test
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Certificato ISO 9001: 2015
Figura 1. Fasi di sviluppo per il design esample
Informazioni correlate
- eCPRI Guida per l'utente Intel FPGA IP
- Note sulla versione IP FPGA Intel eCPRI
1.1. Requisiti hardware e software
Per testare l'example design, utilizzare il seguente hardware e software:
- Software Intel Quartus® Prime Pro Edition versione 23.1
- Console di sistema
- Simulatori supportati:
— Siemens* EDA QuestaSim*
— Sinossi* VCS*
— Sinossi VCS MX
— Aldec* Riviera-PRO*
— Cadenza* Xcelium* - Kit di sviluppo:
— Kit di sviluppo FPGA Intel Agilex 7 serie I
— Kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie I
— Kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
— Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 GX per la progettazione della variazione del dispositivo H-tile example
— Sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 TX per la progettazione della variazione del dispositivo E-tile example
— Kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Arria 10 GX
Informazioni correlate
- Guida per l'utente del kit di sviluppo FPGA Intel Agilex 7 serie I
- Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie I
- Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 GX
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 TX
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Arria 10 GX
1.2. Generazione del disegno
Prerequisito: una volta ricevuto l'eCPRI web-core IP, salva il file web-programma di installazione core nell'area locale. Esegui il programma di installazione con Windows/Linux. Quando richiesto, installare il webcore nella stessa posizione della cartella Intel Quartus Prime.
L'IP eCPRI Intel FPGA ora viene visualizzato nel catalogo IP.
Se non disponi già di un progetto Intel Quartus Prime Pro Edition in cui integrare il tuo core IP Intel FPGA eCPRI, devi crearne uno.
- Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime oppure fare clic su File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
- Specificare la famiglia di dispositivi e un dispositivo che soddisfi i requisiti del livello di velocità.
- Fare clic su Fine.
- Nel Catalogo IP, individuare e fare doppio clic su eCPRI Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
Seguire questi passaggi per generare la progettazione hardware IP eCPRI, ad esample e banco di prova:
- Nel Catalogo IP, individuare e fare doppio clic su eCPRI Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
- Fare clic su OK. Viene visualizzato l'editor dei parametri.
Figura 2. Example Design Tab nell'editor dei parametri IP eCPRI Intel FPGA
- Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
- Fare clic su OK. Viene visualizzato l'editor dei parametri.
- Nella scheda Generale, specifica i parametri per la tua variazione del core IP.
Nota: • È necessario attivare il parametro Streaming nell'editor dei parametri IP eCPRI quando si genera il progetto example con il parametro di supporto della funzione Interworking (IWF) abilitato,
• È necessario impostare la velocità in bit della linea CPRI (Gbit/s) su Altri durante la generazione del progetto, ad esample con il parametro di supporto della funzione Interworking (IWF) abilitato. - Sull'esample Scheda Design, seleziona l'opzione di simulazione per generare il banco di prova, seleziona l'opzione di sintesi per generare l'hardware esample design e seleziona l'opzione di sintesi e simulazione per generare sia il testbench che la progettazione hardware, ad esamplui.
- Per il linguaggio per la simulazione di alto livello file, seleziona Verilog o VHDL.
Nota: Questa opzione è disponibile solo quando selezioni l'opzione Simulazione per il tuo exampdesign. - For Language per sintesi di altissimo livello file, seleziona Verilog o VHDL.
Nota: Questa opzione è disponibile solo quando selezioni l'opzione Sintesi per il tuo exampdesign. - Per Numero di canali, puoi inserire il numero di canali (da 1 a 4) previsti per il tuo progetto. Il valore predefinito è 1.
- Fare clic su Genera esample Design. Il Select ExampViene visualizzata la finestra Design Directory.
- Se vuoi modificare il design esamppercorso o nome della directory le dai valori predefiniti visualizzati (ecpri_0_testbench), passare al nuovo percorso e digitare il nuovo design exampnome della directory.
- Fare clic su OK.
Informazioni correlate
eCPRI Guida per l'utente Intel FPGA IP
1.3. Struttura della directory
Il progetto principale dell'eCPRI IP, ad esample file le directory contengono quanto segue generato files per il design esamplui.
Figura 3. Struttura della directory dell'ex generatoampil design
Nota:
- Presente solo nel design Intel Arria 10 IP exampla variazione.
- Presente solo nel design IP Intel Stratix 10 (H-tile o E-tile) esampla variazione.
- Presente solo nel design Intel Agilex E-tile IP exampla variazione.
Tabella 1. Banco di prova eCPRI Intel FPGA IP Core File Descrizioni
| File Nomi | Descrizione |
| Banco di prova chiave e simulazione Files | |
| <design_example_dir>/simulation/testbench/ecpri_tb.sv | Banco di prova di alto livello file. Il testbench crea un'istanza del wrapper DUT ed esegue le attività Verilog HDL per generare e accettare i pacchetti. |
| <design_example_dir>/simulation/testbench/ecpri_ed.sv | Wrapper DUT che istanzia DUT e altri componenti del banco di prova. |
| <design_example_dir>/simulation/ed_fw/flow.c | Sorgente del codice C file. |
| Script del banco di prova | |
| <design_example_dir>/simulation/setup_scripts/mentor/run_vsim.do | Lo script Siemens EDA QuestaSim per eseguire il testbench. |
| <design_example_dir>/simulation/setup_scripts/synopsys/vcs/run_vcs.sh | Lo script Synopsys VCS per eseguire il testbench. |
| <design_example_dir>/simulation/setup_scripts/synopsys/vcsmx/run_vcsmx.sh | Lo script Synopsys VCS MX (combinato con Verilog HDL e SystemVerilog con VHDL) per eseguire il testbench. |
| <design_example_dir>/simulation/setup_scripts/aldec/run_rivierapro.tcl | Lo script Aldec* Riviera-PRO per eseguire il testbench. |
| <design_example_dir>/simulation/setup_scripts/xcelium/run_xcelium.sh | Lo script Cadence* Xcelium per eseguire il testbench. |
Tabella 2. Progettazione hardware eCPRI Intel FPGA IP Core Esample File Descrizioni
| File Nomi | Descrizioni |
| <design_example_dir>/synthesis/quartus/ecpri_ed.qpf | Progetto Intel Quartus Prime file. |
| <design_example_dir>/sensitive/quartus/ecpri_ed.qsf | Impostazione del progetto Intel Quartus Prime file. |
| <design_example_dir>/sintesi/quartus/ecpri_ed.sdc | Sinossi Vincoli di progettazione fileS. Puoi copiarli e modificarli files per il tuo design Intel Stratix 10. |
| <design_example_dir>/sensitive/testbench/ecpri_ed_top.sv | Design Verilog HDL di alto livello esample file. |
| <design_example_dir>/phase/testbench/ecpri_ed.sv | Wrapper DUT che istanzia DUT e altri componenti del banco di prova. |
| <design_example_dir>/sintesi/quartus/ecpri_s10.tcl | Principale file per accedere alla console di sistema (disponibile nei modelli Intel Stratix 10 H-tile ed E-tile). |
| <design_example_dir>/sensitive/quartus/ecpri_a10.tcl | Principale file per accedere alla console di sistema (disponibile nei modelli Intel Arria 10). |
| <design_example_dir>/synthesis/quartus/ecpri_agilex.tcl | Principale file per accedere alla console di sistema (disponibile nei modelli Intel Agilex 7). |
1.4. Simulare il progetto esampil banco di prova
Figura 4. Procedura
Segui questi passaggi per simulare il banco di prova:
- Al prompt dei comandi, passa alla directory di simulazione del banco di provaample_dir>/simulation/setup_scripts.
- Per le varianti del dispositivo Intel Agilex F-tile, attenersi alla seguente procedura:
UN. Passare aample_dir>/simulation/quartus ed esegui questi due comandi di seguito: quartus_ipgenerate –run_default_mode_op ecpri_ed -c ecpri_ed quartus_tlg ecpri_ed
In alternativa, è possibile aprire il progetto ecpri_ed.qpf in Intel Quartus Prime Pro Edition ed eseguire la compilazione fino a quando Support Logic Generation stage.
B. Passare aampdirectory_dir>/simulation/setup_scripts.
C. Eseguire il seguente comando: ip-setup-simulation --quartus-project=../quartus/ecpri_ed.qpf - Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Fare riferimento alla tabella Passaggi per simulare il banco di prova.
Nota: Il supporto del linguaggio VHDL per la simulazione è disponibile solo con i simulatori QuestaSim e VCS MX. Il supporto del linguaggio Verilog per la simulazione è disponibile per tutti i simulatori elencati nella Tabella: passaggi per simulare il banco di prova. - Analizzare i risultati. Il testbench inviato con successo invia e riceve pacchetti e visualizza "PASSED".
Tabella 3. Passaggi per simulare il banco di prova
| Simulatore | Istruzioni |
| Questa Sim | Nella riga di comando, digita vsim -do run_vsim.do Se preferisci simulare senza visualizzare la GUI QuestaSim, digita vsim -c -do run_vsim.do |
| VCS | • Nella riga di comando, digitare sh run_vcs.sh • Passare aample_dir>/simulation/setup_scripts/ synopsys/vcs ed eseguire il seguente comando: sh run_vcs.sh |
| VCSMX | Nella riga di comando, digita sh run_vcsmx.sh |
| Riviera-PRO | Nella riga di comando, digita vsim -c -do run_rivierapro.tcl Nota: Supportato solo nelle varianti di progettazione H-tile Intel Stratix 10. |
| Xcelio(1) | Nella riga di comando, digita sh run_xcelium.sh |
- Questo simulatore non è supportato per la progettazione IP eCPRI Intel FPGA example generato con la funzionalità IWF abilitata.
Sample Uscita: I seguenti sampl'output illustra un test di simulazione riuscito con successo del progetto IP eCPRI, ad esample senza funzionalità IWF abilitata con Numero di canali = 4:
# In attesa dell'allineamento RX
# Allineamento RX bloccato
# Allineamento corsia RX bloccato
# In attesa della cancellazione dell'errore di collegamento
# Eliminazione dell'errore di collegamento
# Indirizzo sorgente MAC 0_0 Canale 0: 33445566
# Indirizzo sorgente MAC 0_1 Canale 0: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 0: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 0: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 0: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 0: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 0: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 0: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 0: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 0: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 0: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 0: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 0: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 0: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 0: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 0: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 0: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 0: 0000ddee
# Canale di controllo comune eCPRI 0: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 0: 00000241
# Versione eCPRI Canale 0: 2
# Indirizzo sorgente MAC 0_0 Canale 1: 33445566
# Indirizzo sorgente MAC 0_1 Canale 1: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 1: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 1: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 1: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 1: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 1: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 1: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 1: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 1: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 1: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 1: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 1: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 1: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 1: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 1: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 1: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 1: 0000ddee
# Canale di controllo comune eCPRI 1: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 1: 00000241
# Versione eCPRI Canale 1: 2
# Indirizzo sorgente MAC 0_0 Canale 2: 33445566
# Indirizzo sorgente MAC 0_1 Canale 2: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 2: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 2: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 2: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 2: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 2: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 2: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 2: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 2: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 2: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 2: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 2: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 2: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 2: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 2: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 2: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 2: 0000ddee
# Canale di controllo comune eCPRI 2: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 2: 00000241
# Versione eCPRI Canale 2: 2
# Indirizzo sorgente MAC 0_0 Canale 3: 33445566
# Indirizzo sorgente MAC 0_1 Canale 3: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 3: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 3: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 3: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 3: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 3: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 3: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 3: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 3: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 3: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 3: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 3: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 3: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 3: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 3: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 3: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 3: 0000ddee
# Canale di controllo comune eCPRI 3: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 3: 00000241
# Versione eCPRI Canale 3: 2
# __________________________________________________________
# INFO: stato di ripristino fuori
# __________________________________________________________
#
#
# Conteggio SOP TX eCPRI canale 0: 0
# Conteggio EOP TX eCPRI canale 0: 0
# Conteggio SOP RX eCPRI canale 0: 0
# Conteggio EOP RX eCPRI canale 0: 0
# Conteggio SOP TX PTP esterne del canale 0: 0
# Conteggio EOP TX PTP esterni del canale 0: 0
# Conteggio SOP MISC TX esterne del canale 0: 0
# Conteggio EOP MISC TX esterni del canale 0: 0
# Conteggio SOP RX esterne del canale 0: 0
# Conteggio EOP RX esterni del canale 0: 0
# Conteggio SOP TX eCPRI canale 1: 0
# Conteggio EOP TX eCPRI canale 1: 0
# Conteggio SOP RX eCPRI canale 1: 0
# Conteggio EOP RX eCPRI canale 1: 0
# Conteggio SOP TX PTP esterne del canale 1: 0
# Conteggio EOP TX PTP esterni del canale 1: 0
# Conteggio SOP MISC TX esterne del canale 1: 0
# Conteggio EOP MISC TX esterni del canale 1: 0
# Conteggio SOP RX esterne del canale 1: 0
# Conteggio EOP RX esterni del canale 1: 0
# Conteggio SOP TX eCPRI canale 2: 0
# Conteggio EOP TX eCPRI canale 2: 0
# Conteggio SOP RX eCPRI canale 2: 0
# Conteggio EOP RX eCPRI canale 2: 0
# Conteggio SOP TX PTP esterne del canale 2: 0
# Conteggio EOP TX PTP esterni del canale 2: 0
# Conteggio SOP MISC TX esterne del canale 2: 0
# Conteggio EOP MISC TX esterni del canale 2: 0
# Conteggio SOP RX esterne del canale 2: 0
# Conteggio EOP RX esterni del canale 2: 0
# Conteggio SOP TX eCPRI canale 3: 0
# Conteggio EOP TX eCPRI canale 3: 0
# Conteggio SOP RX eCPRI canale 3: 0
# Conteggio EOP RX eCPRI canale 3: 0
# Conteggio SOP TX PTP esterne del canale 3: 0
# Conteggio EOP TX PTP esterni del canale 3: 0
# Conteggio SOP MISC TX esterne del canale 3: 0
# Conteggio EOP MISC TX esterni del canale 3: 0
# Conteggio SOP RX esterne del canale 3: 0
# Conteggio EOP RX esterni del canale 3: 0
# __________________________________________________________
# INFO: inizia a trasmettere i pacchetti
# __________________________________________________________
#
#
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 0
# INFO: trasferimento del traffico TX eCPRI del canale 0 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 0
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 0 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 0 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 0 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 1
# INFO: trasferimento del traffico TX eCPRI del canale 1 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 1
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 1 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 1 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 1 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 2
# INFO: trasferimento del traffico TX eCPRI del canale 2 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 2
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 2 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 2 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 2 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 3
# INFO: trasferimento del traffico TX eCPRI del canale 3 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 3
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 3 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 3 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 3 completato
# __________________________________________________________
# INFO: interrompe la trasmissione dei pacchetti
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: controllo delle statistiche dei pacchetti
# __________________________________________________________
#
#
# SOP eCPRI canale 0 trasmesse: 300
# EOP eCPRI canale 0 trasmessi: 300
# SOP eCPRI canale 0 ricevute: 300
# EOP eCPRI canale 0 ricevuti: 300
# Errore eCPRI canale 0 segnalato: 0
# Canale 0 SOP PTP esterne trasmesse: 4
# Canale 0 EOP PTP esterni trasmessi: 4
# Canale 0 MISC SOP esterne trasmesse: 128
# Canale 0 EOP MISC esterni trasmessi: 128
# SOP esterne canale 0 ricevute: 132
# EOP esterni canale 0 ricevuti: 132
# Canale 0 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 0 ricevuti: 4
# Canale 0 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 0 ricevuti: 128
# Errore esterno canale 0 segnalato: 0
# Canale 0 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 1 trasmesse: 300
# EOP eCPRI canale 1 trasmessi: 300
# SOP eCPRI canale 1 ricevute: 300
# EOP eCPRI canale 1 ricevuti: 300
# Errore eCPRI canale 1 segnalato: 0
# Canale 1 SOP PTP esterne trasmesse: 4
# Canale 1 EOP PTP esterni trasmessi: 4
# Canale 1 MISC SOP esterne trasmesse: 128
# Canale 1 EOP MISC esterni trasmessi: 128
# SOP esterne canale 1 ricevute: 132
# EOP esterni canale 1 ricevuti: 132
# Canale 1 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 1 ricevuti: 4
# Canale 1 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 1 ricevuti: 128
# Errore esterno canale 1 segnalato: 0
# Canale 1 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 2 trasmesse: 300
# EOP eCPRI canale 2 trasmessi: 300
# SOP eCPRI canale 2 ricevute: 300
# EOP eCPRI canale 2 ricevuti: 300
# Errore eCPRI canale 2 segnalato: 0
# Canale 2 SOP PTP esterne trasmesse: 4
# Canale 2 EOP PTP esterni trasmessi: 4
# Canale 2 MISC SOP esterne trasmesse: 128
# Canale 2 EOP MISC esterni trasmessi: 128
# SOP esterne canale 2 ricevute: 132
# EOP esterni canale 2 ricevuti: 132
# Canale 2 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 2 ricevuti: 4
# Canale 2 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 2 ricevuti: 128
# Errore esterno canale 2 segnalato: 0
# Canale 2 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 3 trasmesse: 300
# EOP eCPRI canale 3 trasmessi: 300
# SOP eCPRI canale 3 ricevute: 300
# EOP eCPRI canale 3 ricevuti: 300
# Errore eCPRI canale 3 segnalato: 0
# Canale 3 SOP PTP esterne trasmesse: 4
# Canale 3 EOP PTP esterni trasmessi: 4
# Canale 3 MISC SOP esterne trasmesse: 128
# Canale 3 EOP MISC esterni trasmessi: 128
# SOP esterne canale 3 ricevute: 132
# EOP esterni canale 3 ricevuti: 132
# Canale 3 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 3 ricevuti: 4
# Canale 3 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 3 ricevuti: 128
# Errore esterno canale 3 segnalato: 0
# Canale 3 Orario esternoamp Errore impronta digitale segnalato: 0
# __________________________________________________________
# INFORMAZIONI: Test SUPERATO
#
# __________________________________________________________
Sample Uscita: I seguenti sampl'output illustra un test di simulazione riuscito con successo del progetto IP eCPRI, ad esample con funzionalità IWF abilitata con Numero di canali = 4:
# Abilita CPRI TX
# Canale CPRI 0 L1_CONFIG: 00000001
# Canale CPRI 0 CPRI_CORE_CM_CONFIG: 00001ed4
# Canale CPRI 1 L1_CONFIG: 00000001
# Canale CPRI 1 CPRI_CORE_CM_CONFIG: 00001ed4
# Canale CPRI 2 L1_CONFIG: 00000001
# Canale CPRI 2 CPRI_CORE_CM_CONFIG: 00001ed4
# Canale CPRI 3 L1_CONFIG: 00000001
# Canale CPRI 3 CPRI_CORE_CM_CONFIG: 00001ed4
# In attesa dell'allineamento RX
# Allineamento RX bloccato
# Allineamento corsia RX bloccato
# In attesa della cancellazione dell'errore di collegamento
# Eliminazione dell'errore di collegamento
# Indirizzo sorgente MAC 0_0 Canale 0: 33445566
# Indirizzo sorgente MAC 0_1 Canale 0: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 0: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 0: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 0: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 0: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 0: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 0: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 0: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 0: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 0: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 0: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 0: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 0: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 0: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 0: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 0: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 0: 0000ddee
# Canale di controllo comune eCPRI 0: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 0: 00000241
# Versione eCPRI Canale 0: 2
# Indirizzo sorgente MAC 0_0 Canale 1: 33445566
# Indirizzo sorgente MAC 0_1 Canale 1: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 1: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 1: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 1: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 1: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 1: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 1: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 1: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 1: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 1: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 1: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 1: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 1: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 1: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 1: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 1: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 1: 0000ddee
# Canale di controllo comune eCPRI 1: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 1: 00000241
# Versione eCPRI Canale 1: 2
# Indirizzo sorgente MAC 0_0 Canale 2: 33445566
# Indirizzo sorgente MAC 0_1 Canale 2: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 2: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 2: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 2: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 2: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 2: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 2: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 2: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 2: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 2: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 2: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 2: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 2: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 2: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 2: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 2: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 2: 0000ddee
# Canale di controllo comune eCPRI 2: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 2: 00000241
# Versione eCPRI Canale 2: 2
# Indirizzo sorgente MAC 0_0 Canale 3: 33445566
# Indirizzo sorgente MAC 0_1 Canale 3: 00007788
# Indirizzo di destinazione MAC 0_0 Canale 3: 33445566
# Indirizzo di destinazione MAC 0_1 Canale 3: 00007788
# Indirizzo di destinazione MAC 1_0 Canale 3: 11223344
# Indirizzo di destinazione MAC 1_1 Canale 3: 00005566
# Indirizzo di destinazione MAC 2_0 Canale 3: 22334455
# Indirizzo di destinazione MAC 2_1 Canale 3: 00006677
# Indirizzo di destinazione MAC 3_0 Canale 3: 44556677
# Indirizzo di destinazione MAC 3_1 Canale 3: 00008899
# Indirizzo di destinazione MAC 4_0 Canale 3: 66778899
# Indirizzo di destinazione MAC 4_1 Canale 3: 0000aabb
# Indirizzo di destinazione MAC 5_0 Canale 3: 778899aa
# Indirizzo di destinazione MAC 5_1 Canale 3: 0000bbcc
# Indirizzo di destinazione MAC 6_0 Canale 3: 8899aabb
# Indirizzo di destinazione MAC 6_1 Canale 3: 0000ccdd
# Indirizzo di destinazione MAC 7_0 Canale 3: 99aabbcc
# Indirizzo di destinazione MAC 7_1 Canale 3: 0000ddee
# Canale di controllo comune eCPRI 3: 00000041
# Abilita l'interruzione del canale di controllo comune eCPRI 3: 00000241
# Versione eCPRI Canale 3: 2
# In attesa che CPRI raggiunga lo stato di collegamento HSYNC
# Stato HSYNC del canale 0 CPRI raggiunto
# Stato HSYNC del canale 1 CPRI raggiunto
# Stato HSYNC del canale 2 CPRI raggiunto
# Stato HSYNC del canale 3 CPRI raggiunto
# 11100250000 Scrivi 1 su nego_bitrate_complete
# 11100650000 Polling PROT_VER Canale 0
# __________________________________________________________
# 11100850000 Registro elettorale: a0000010
# __________________________________________________________
# 13105050000 Polling PROT_VER Canale 1
# __________________________________________________________
# 13105250000 Registro elettorale: a0800010
# __________________________________________________________
# 13105950000 Polling PROT_VER Canale 2
# __________________________________________________________
# 13106150000 Registro elettorale: a1000010
# __________________________________________________________
# 13106850000 Polling PROT_VER Canale 3
# __________________________________________________________
# 13107050000 Registro elettorale: a1800010
# __________________________________________________________
# 13107750000 Scrivi 1 su nego_protol_complete
# 13108150000 Polling CM_STATUS.rx_fast_cm_ptr_valid Canale 0
# __________________________________________________________
# 13108350000 Registro elettorale: a0000020
# __________________________________________________________
# 14272050000 Polling CM_STATUS.rx_fast_cm_ptr_valid Canale 1
# __________________________________________________________
# 14272250000 Registro elettorale: a0800020
# __________________________________________________________
# 14272950000 Polling CM_STATUS.rx_fast_cm_ptr_valid Canale 2
# __________________________________________________________
# 14273150000 Registro elettorale: a1000020
# __________________________________________________________
# 14273850000 Polling CM_STATUS.rx_fast_cm_ptr_valid Canale 3
# __________________________________________________________
# 14274050000 Registro elettorale: a1800020
# __________________________________________________________
# 14274750000 Scrivi 1 a nego_cm_complete
# 14275150000 Scrivi 1 su nego_vss_complete
# In attesa che il canale 0 CPRI raggiunga HSYNC e la sequenza di avvio FSM STATE_F
# CPRI Canale 0 HSYNC e sequenza di avvio FSM STATE_F raggiunti
# In attesa che il canale 1 CPRI raggiunga HSYNC e la sequenza di avvio FSM STATE_F
# CPRI Canale 1 HSYNC e sequenza di avvio FSM STATE_F raggiunti
# In attesa che il canale 2 CPRI raggiunga HSYNC e la sequenza di avvio FSM STATE_F
# CPRI Canale 2 HSYNC e sequenza di avvio FSM STATE_F raggiunti
# In attesa che il canale 3 CPRI raggiunga HSYNC e la sequenza di avvio FSM STATE_F
# CPRI Canale 3 HSYNC e sequenza di avvio FSM STATE_F raggiunti
# __________________________________________________________
# INFO: stato di ripristino fuori
# __________________________________________________________
#
#
# Conteggio SOP TX eCPRI canale 0: 0
# Conteggio EOP TX eCPRI canale 0: 0
# Conteggio SOP RX eCPRI canale 0: 0
# Conteggio EOP RX eCPRI canale 0: 0
# Conteggio SOP TX PTP esterne del canale 0: 0
# Conteggio EOP TX PTP esterni del canale 0: 0
# Conteggio SOP MISC TX esterne del canale 0: 0
# Conteggio EOP MISC TX esterni del canale 0: 0
# Conteggio SOP RX esterne del canale 0: 0
# Conteggio EOP RX esterni del canale 0: 0
# Conteggio SOP TX eCPRI canale 1: 0
# Conteggio EOP TX eCPRI canale 1: 0
# Conteggio SOP RX eCPRI canale 1: 0
# Conteggio EOP RX eCPRI canale 1: 0
# Conteggio SOP TX PTP esterne del canale 1: 0
# Conteggio EOP TX PTP esterni del canale 1: 0
# Conteggio SOP MISC TX esterne del canale 1: 0
# Conteggio EOP MISC TX esterni del canale 1: 0
# Conteggio SOP RX esterne del canale 1: 0
# Conteggio EOP RX esterni del canale 1: 0
# Conteggio SOP TX eCPRI canale 2: 0
# Conteggio EOP TX eCPRI canale 2: 0
# Conteggio SOP RX eCPRI canale 2: 0
# Conteggio EOP RX eCPRI canale 2: 0
# Conteggio SOP TX PTP esterne del canale 2: 0
# Conteggio EOP TX PTP esterni del canale 2: 0
# Conteggio SOP MISC TX esterne del canale 2: 0
# Conteggio EOP MISC TX esterni del canale 2: 0
# Conteggio SOP RX esterne del canale 2: 0
# Conteggio EOP RX esterni del canale 2: 0
# Conteggio SOP TX eCPRI canale 3: 0
# Conteggio EOP TX eCPRI canale 3: 0
# Conteggio SOP RX eCPRI canale 3: 0
# Conteggio EOP RX eCPRI canale 3: 0
# Conteggio SOP TX PTP esterne del canale 3: 0
# Conteggio EOP TX PTP esterni del canale 3: 0
# Conteggio SOP MISC TX esterne del canale 3: 0
# Conteggio EOP MISC TX esterni del canale 3: 0
# Conteggio SOP RX esterne del canale 3: 0
# Conteggio EOP RX esterni del canale 3: 0
# __________________________________________________________
# INFO: inizia a trasmettere i pacchetti
# __________________________________________________________
#
#
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 0
# INFO: trasferimento del traffico TX eCPRI del canale 0 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 0
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 0 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 0 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 0 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 1
# INFO: trasferimento del traffico TX eCPRI del canale 1 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 1
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 1 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 1 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 1 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 2
# INFO: trasferimento del traffico TX eCPRI del canale 2 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 2
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 2 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 2 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 2 completato
# INFO: In attesa del completamento del trasferimento del traffico TX eCPRI del canale 3
# INFO: trasferimento del traffico TX eCPRI del canale 3 completato
# INFO: In attesa del trasferimento del traffico PTP TX esterno eCPRI del canale 3
completare
# INFO: trasferimento del traffico PTP TX esterno eCPRI canale 3 completato
# INFO: In attesa del trasferimento del traffico vario TX esterno eCPRI del canale 3 a
completare
# INFO: Trasferimento traffico vario TX esterno eCPRI canale 3 completato
# __________________________________________________________
# INFO: interrompe la trasmissione dei pacchetti
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: controllo delle statistiche dei pacchetti
# __________________________________________________________
#
#
# SOP eCPRI canale 0 trasmesse: 50
# EOP eCPRI canale 0 trasmessi: 50
# SOP eCPRI canale 0 ricevute: 50
# EOP eCPRI canale 0 ricevuti: 50
# Errore eCPRI canale 0 segnalato: 0
# Canale 0 SOP PTP esterne trasmesse: 4
# Canale 0 EOP PTP esterni trasmessi: 4
# Canale 0 MISC SOP esterne trasmesse: 128
# Canale 0 EOP MISC esterni trasmessi: 128
# SOP esterne canale 0 ricevute: 132
# EOP esterni canale 0 ricevuti: 132
# Canale 0 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 0 ricevuti: 4
# Canale 0 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 0 ricevuti: 128
# Errore esterno canale 0 segnalato: 0
# Canale 0 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 1 trasmesse: 50
# EOP eCPRI canale 1 trasmessi: 50
# SOP eCPRI canale 1 ricevute: 50
# EOP eCPRI canale 1 ricevuti: 50
# Errore eCPRI canale 1 segnalato: 0
# Canale 1 SOP PTP esterne trasmesse: 4
# Canale 1 EOP PTP esterni trasmessi: 4
# Canale 1 MISC SOP esterne trasmesse: 128
# Canale 1 EOP MISC esterni trasmessi: 128
# SOP esterne canale 1 ricevute: 132
# EOP esterni canale 1 ricevuti: 132
# Canale 1 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 1 ricevuti: 4
# Canale 1 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 1 ricevuti: 128
# Errore esterno canale 1 segnalato: 0
# Canale 1 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 2 trasmesse: 50
# EOP eCPRI canale 2 trasmessi: 50
# SOP eCPRI canale 2 ricevute: 50
# EOP eCPRI canale 2 ricevuti: 50
# Errore eCPRI canale 2 segnalato: 0
# Canale 2 SOP PTP esterne trasmesse: 4
# Canale 2 EOP PTP esterni trasmessi: 4
# Canale 2 MISC SOP esterne trasmesse: 128
# Canale 2 EOP MISC esterni trasmessi: 128
# SOP esterne canale 2 ricevute: 132
# EOP esterni canale 2 ricevuti: 132
# Canale 2 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 2 ricevuti: 4
# Canale 2 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 2 ricevuti: 128
# Errore esterno canale 2 segnalato: 0
# Canale 2 Orario esternoamp Errore impronta digitale segnalato: 0
# SOP eCPRI canale 3 trasmesse: 50
# EOP eCPRI canale 3 trasmessi: 50
# SOP eCPRI canale 3 ricevute: 50
# EOP eCPRI canale 3 ricevuti: 50
# Errore eCPRI canale 3 segnalato: 0
# Canale 3 SOP PTP esterne trasmesse: 4
# Canale 3 EOP PTP esterni trasmessi: 4
# Canale 3 MISC SOP esterne trasmesse: 128
# Canale 3 EOP MISC esterni trasmessi: 128
# SOP esterne canale 3 ricevute: 132
# EOP esterni canale 3 ricevuti: 132
# Canale 3 SOP PTP esterne ricevute: 4
# EOP PTP esterni canale 3 ricevuti: 4
# Canale 3 SOP MISC esterne ricevute: 128
# EOP MISC esterni del canale 3 ricevuti: 128
# Errore esterno canale 3 segnalato: 0
# Canale 3 Orario esternoamp Errore impronta digitale segnalato: 0
# __________________________________________________________
# INFORMAZIONI: Test SUPERATO
#
# __________________________________________________________
1.4.1. Abilitazione della riconfigurazione dinamica sull'IP Ethernet
Per impostazione predefinita, la riconfigurazione dinamica è disabilitata nella progettazione IP eCPRI example ed è applicabile solo al design Intel Stratix 10 (E-tile e H-tile) e Intel Agilex 7 (E-tile) exampmeno.
- Cerca la seguente riga nel file test_wrapper.sv generatoampdirectory le_dir>/simulation/testbench: parametro ETHERNET_DR_EN = 0
- Modificare il valore da 0 a 1: parametro ETHERNET_DR_EN = 1
- Eseguire nuovamente la simulazione utilizzando lo stesso ex generatoampla directory di progettazione.
1.5. Compilazione del progetto di sola compilazione
Per compilare la sola compilazione example project, attenersi alla seguente procedura:
- Garantire la progettazione della compilazione esampla generazione è completa.
- Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Prime Pro Editionample_dir>/sintesi/quartus/ecpri_ed.qpf.
- Nel menu Elaborazione, fare clic su Avvia compilazione.
- Al termine della compilazione, i report relativi ai tempi e all'utilizzo delle risorse saranno disponibili nella sessione Intel Quartus Prime Pro Edition. Andare su Elaborazione ➤ Rapporto di compilazione a view la relazione dettagliata sulla compilazione.
Informazioni correlate
Flussi di progettazione basati su blocchi
1.6. Compilazione e configurazione del progetto esample in Hardware
Per compilare il progetto hardware esample e configurarlo sul tuo dispositivo Intel, segui questi passaggi:
- Garantire la progettazione dell'hardware esampla generazione è completa.
- Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir>/synthesis/quartus/ecpri_ed.qpf.
- Nel menu Elaborazione, fare clic su Avvia compilazione.
- Dopo la corretta compilazione, un file .sof file è disponibile inample_dir>/sintesi/quartus/output_filedirectory. Seguire questi passaggi per programmare la progettazione hardware, ad esample sul dispositivo Intel FPGA:
UN. Connetti il kit di sviluppo al computer host.
B. Avviare l'applicazione Clock Control, che fa parte del kit di sviluppo, e impostare le nuove frequenze per il progetto example. Di seguito è riportata l'impostazione della frequenza nell'applicazione Controllo orologio:
• Se il tuo progetto è destinato al kit di sviluppo Intel Stratix 10 GX SI:
— U5, OUT8-100 MHz
— U6, OUT3-322.265625 MHz
— U6, OUT4 e OUT5- 307.2 MHz
• Se il tuo progetto è destinato al kit di sviluppo Intel Stratix 10 TX SI:
— U1, CLK4- 322.265625 MHz (per velocità dati 25G)
— U6- 156.25 MHz (per velocità dati 10G)
— U3, OUT3-100 MHz
— U3, OUT8-153.6 MHz
• Se il tuo progetto è destinato al kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F:
— U37, CLK1A- 100 MHz
— U34, CLK0P- 156.25 MHz
— U38, OUT2_P- 153.6 MHz
• Se il tuo progetto è destinato al kit di sviluppo Intel Arria 10 GX SI:
— U52, CLK0- 156.25 MHz
— U52, CLK1- 250 MHz
— U52, CLK3- 125 MHz
— Y5-307.2 MHz
— Y6-322.265625 MHz
c. Nel menu Strumenti, fare clic su Programmatore.
d. Nel programmatore, fare clic su Configurazione hardware.
e. Seleziona un dispositivo di programmazione.
F. Seleziona e aggiungi il kit di sviluppo a cui può connettersi la tua sessione Intel Quartus Prime Pro Edition.
g. Assicurarsi che Mode sia impostato su JTAG.
H. Seleziona il dispositivo e fai clic su Aggiungi dispositivo. Il Programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi della scheda.
io. Carica il file .sof file al rispettivo dispositivo Intel FPGA.
J. Carica il formato eseguibile e di collegamento (.elf) file al tuo Intel Stratix 10 o
Dispositivo Intel Agilex 7 se si prevede di eseguire la riconfigurazione dinamica (DR) per cambiare la velocità dei dati tra 25G e 10G. Seguire le istruzioni della Programmazione di generazione e download del formato eseguibile e di collegamento (.elf). File a pagina 38 per generare il file .elf file.
K. Nella riga con il tuo .sof, seleziona la casella Programma/Configura per il .sof file.
l. Fare clic su Avvia.
Informazioni correlate
- Progettazione basata su blocchi
- Guida per l'utente del programmatore Intel Quartus Prime
- Analisi e debugging dei progetti con la console di sistema
- Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 GX
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Stratix 10 TX
- Guida per l'utente del kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Arria 10 GX
1.7. Test di eCPRI Intel FPGA IP Design Example
Dopo aver compilato il core design eCPRI Intel FPGA IP example e configurarlo sul dispositivo Intel FPGA, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri core IP PHY nativi incorporati.
Per accendere la console di sistema e testare il design dell'hardware, ad esample, segui questi passaggi:
- Dopo la progettazione hardware esample è configurato sul dispositivo Intel, nel software Intel Quartus Prime Pro Edition, nel menu Strumenti, fare clic su Strumenti di debug del sistema ➤ Console di sistema.
- Nel riquadro Console Tcl, cambia la directory inample_dir>/syntes/quartus/hardware_test e digitare il comando seguente per aprire una connessione al JTAG padroneggia e inizia il test:
• sorgente ecpri_agilex.tcl per progetti Intel Agilex 7
• sorgente ecpri_s10.tcl per progetti Intel Stratix 10
• sorgente ecpri_a10.tcl per i progetti Intel Arria 10 - Per le varianti del dispositivo Intel Stratix 10 o Intel Agilex 7 E-tile, è necessario eseguire un comando di loopback interno o esterno una volta dopo aver programmato il file .sof file:
UN. Modifica la variabile TEST_MODE nel flow.c file per selezionare la modalità loopback:MODALITÀ DI PROVA Azione 0 Abilitazione del loopback seriale solo per la simulazione 1 Abilitazione del loopback seriale solo per l'hardware 2 Loopback seriale e calibrazione 3 Solo calibrazione È necessario ricompilare e rigenerare il software NIOS II ogni volta che si modifica il flusso.c file.
B. Rigenera l'.elfo file e programmare la scheda ancora una volta e riprogrammare il file .sof file. - Testare l'operazione di progettazione tramite i comandi supportati nello script della console di sistema. Lo script della console di sistema fornisce comandi utili per la lettura delle statistiche e l'abilitazione delle funzionalità nella progettazione.
Tabella 4. Comandi script della console di sistema
| Comando | Descrizione |
| loop_on | Abilita il loopback seriale interno da TX a RX. Utilizzare solo per i dispositivi Intel Stratix 10 H-tile e Intel Arria 10. |
| loop_off | Disabilita il loopback seriale interno da TX a RX. Utilizzare solo per i dispositivi Intel Stratix 10 H-tile e Intel Arria 10. |
| link_init_int_1pbk | Abilita il loopback seriale interno da TX a RX all'interno del ricetrasmettitore ed esegue il flusso di calibrazione del ricetrasmettitore. Applicabile solo ai progetti Intel Stratix 10 E-tile e Intel Agilex 7 E-tile. |
| collegamento_init_ext_1pbk | Abilita il loopback esterno da TX a RX ed esegue il flusso di calibrazione del ricetrasmettitore. Applicabile solo ai progetti Intel Stratix 10 E-tile e Intel Agilex 7 E-tile. |
| disabilitazione della generazione di traffico | Disabilita il generatore di traffico e il controllo. |
| statistiche di chkmac | Visualizza le statistiche per il MAC Ethernet. |
| leggi_prova_statistiche | Visualizza le statistiche degli errori per il generatore di traffico e i controllori. |
| ext _ modalità _ continua _en | Reimposta l'intero sistema di progettazione e consente al generatore di traffico di generare pacchetti di traffico continui. |
| dr _ 25g _ a _ lOg _etile | Cambia la velocità dati del MAC Ethernet da 25G a 10G. Utilizzare solo per i dispositivi Intel Stratix 10 E-tile e Intel Agilex 7 E-tile. |
| dr_25g_to_10g_htile | Cambia la velocità dati del MAC Ethernet da 25G a 10G. Utilizzare solo per dispositivi H-tile |
| dr_10g_to_25g_etile | Cambia la velocità dati del MAC Ethernet da 10G a 25G. Utilizzare solo per i dispositivi Intel Stratix 10 E-tile e Intel Agilex 7 E-tile. |
| dr _ 25g _ a _ lOg _htile | Cambia la velocità dati del MAC Ethernet da 10G a 25G. Utilizzare solo per dispositivi H-tile. |
I seguenti sampl'output illustra un'esecuzione del test riuscita:
Stampa della console di sistema (numero di canali = 1)
Conteggio SOP Canale 0 EXT PTP TX: 256
Conteggio EOP TX PTP EST canale 0: 256
Conteggio SOP MISC TX canale 0: 36328972
Conteggio EOP TX MISC EST canale 0: 36369511
Conteggio SOP RX EST canale 0: 36410364
Conteggio EOP RX EST canale 0: 36449971
Errori controllo EXT canale 0: 0
Conteggi errori controllo EXT canale 0: 0
Errori impronta digitale PTP EST canale 0: 0
Conteggi errori impronta digitale PTP canale 0 EXT: 0
Conteggio SOP TX canale 0: 1337760
Conteggio EOP TX canale 0: 1339229
Conteggio SOP RX canale 0: 1340728
Conteggio EOP RX canale 0: 1342555
Errori controllo canale 0: 0
Conteggi errori controllo canale 0: 0
=============================================================================
=============
STATISTICHE ETHERNET MAC PER Canale 0 (Rx)
=============================================================================
=============
Cornici frammentate: 0
Cornici Jabbered: 0
Dimensione corretta con frame FCS Err: 0
Dati multicast Err Frame: 0
Dati trasmessi Err Frames: 0
Dati unicast Err Frame: 0
Fotogrammi da 64 byte: 3641342
Fotogrammi da 65 a 127 byte: 0
Fotogrammi da 128 a 255 byte: 37404809
Fotogrammi da 256 a 511 byte: 29128650
Fotogrammi da 512 a 1023 byte: 0
Fotogrammi da 1024 a 1518 byte: 0
1519 – Frame di byte MAX: 0
> MAX fotogrammi di byte: 0
Dati multicast OK Frame: 70174801
Dati trasmessi OK Fotogramma: 0
Dati unicast OK Fotogrammi: 0
Frame di controllo multicast: 0
Frame di controllo trasmissione: 0
Frame di controllo unicast: 0
Pausa fotogrammi di controllo: 0
Ottetti di carico utile OK: 11505935812
Ottetti frame OK: 12918701444
Lunghezza massima del frame Rx: 1518
Qualsiasi dimensione con FCS Err Frame: 0
Controllo multicast Err Frame: 0
Controllo trasmissione Err Frame: 0
Controllo unicast Err Frame: 0
Controllo pausa Err Frames: 0
Inizio frame Rx: 70174801
Quello che segue è il sample output per il test DR da 25G a 10G:
Stampa della console di sistema (E-tile DR da 25G a 10G)
Avviare la riconfigurazione dinamica per Ethernet 25G -> 10G
DR riuscito 25G -> 10G
Accesso al registro RX PHY: controllo delle frequenze dell'orologio (KHz)
TXCLK:16114 (KHZ)
RXCLK:16113 (KHZ)
Polling dello stato PHY RX
Stato blocco frequenza Rx 0x0000000f
Orologio Mac in buone condizioni? 0x00000001
Errore frame Rx? 0x00000000
Rx PHY completamente allineato? 0x00000001
Polling RX PHY Canale 0
RX PHY Canale 0 è attivo e funzionante!
Stampa della console di sistema (riquadro H DR da 25G a 10G)
Avviare la riconfigurazione dinamica per Ethernet 25G -> 10G
DR riuscito 25G -> 10G
Accesso al registro RX PHY: controllo delle frequenze dell'orologio (KHz)
TXCLK:15625 (KHZ)
RXCLK:15625 (KHZ)
Polling dello stato PHY RX
Stato blocco frequenza Rx 0x00000001
Orologio Mac in buone condizioni? 0x00000007
Errore frame Rx? 0x00000000
Rx PHY completamente allineato? 0x00000001
Polling RX PHY Canale 0
RX PHY Canale 0 è attivo e funzionante!
Stampa della console di sistema (E-tile DR da 10G a 25G)
Avviare la riconfigurazione dinamica per Ethernet 10G -> 25G
DR riuscito 10G -> 25G
Accesso al registro RX PHY: controllo delle frequenze dell'orologio (KHz)
TXCLK:40283 (KHZ)
RXCLK:40283 (KHZ)
Polling dello stato PHY RX
Stato blocco frequenza Rx 0x0000000f
Orologio Mac in buone condizioni? 0x00000001
Errore frame Rx? 0x00000000
Rx PHY completamente allineato? 0x00000001
Polling RX PHY Canale 0
RX PHY Canale 0 è attivo e funzionante!
Stampa della console di sistema (riquadro H DR da 10G a 25G)
Avviare la riconfigurazione dinamica per Ethernet 10G -> 25G
DR riuscito 10G -> 25G
Accesso al registro RX PHY: controllo delle frequenze dell'orologio (KHz)
TXCLK:39061 (KHZ)
RXCLK:39063 (KHZ)
Polling dello stato PHY RX
Stato blocco frequenza Rx 0x00000001
Orologio Mac in buone condizioni? 0x00000007
Errore frame Rx? 0x00000000
Rx PHY completamente allineato? 0x00000001
Polling RX PHY Canale 0
RX PHY Canale 0 è attivo e funzionante!
Design esample Descrizione
Il disegno esample dimostra le funzionalità di base del core IP eCPRI. È possibile generare il disegno dall'Example scheda Progettazione nell'editor dei parametri IP eCPRI.
2.1 Caratteristiche
- Modalità loopback seriale TX e RX interna
- Genera automaticamente pacchetti di dimensioni fisse
- Funzionalità di base per il controllo dei pacchetti
- Possibilità di utilizzare la console di sistema per testare il progetto e reimpostarlo a scopo di nuovo test
2.2. Progettazione hardware esample
Figura 5. Diagramma a blocchi per progetti F-tile Intel Agilex 7
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Figura 6. Diagramma a blocchi per i progetti E-tile Intel Agilex 7
Figura 7. Diagramma a blocchi per progetti Intel Stratix 10
Figura 8. Diagramma a blocchi per i progetti Intel Arria 10
Il design hardware core IP Intel FPGA eCPRI, ad esample include i seguenti componenti:
IP FPGA Intel eCPRI
Accetta i dati dai generatori di traffico istanziati all'interno del wrapper di test e dà priorità ai dati per la trasmissione all'IP Ethernet.
Ethernet IP
- F-tile Ethernet Intel FPGA Hard IP (design Intel Agilex 7 F-tile)
- E-tile Hard IP per Ethernet (design Intel Stratix 10 o Intel Agilex 7 E-tile)
- Intel Stratix 25 IP Ethernet 10G (design Intel Stratix 10 H-tile)
- IP MAC 10G Ethernet a bassa latenza e IP PHY 1G/10GbE e 10GBASE-KR (modelli Intel Arria 10)
PTP (Precision Time Protocol) IO PLL
Per progetti Intel Stratix 10 H-tile: istanziati per generare il clock di riferimento dell'input di misurazione della latenza per IP e s Ethernetamporologio per il sottosistema dell'ora del giorno (TOD). Per IP FPGA Intel Stratix 25 Ethernet 10G con funzionalità IEEE 1588v2, Intel consiglia di impostare la frequenza di questo clock su 156.25 MHz. Per ulteriori informazioni, fare riferimento alla Guida per l'utente 25G Ethernet Intel Stratix 10 FPGA IP e alla Guida per l'utente Intel Stratix 10 H-tile Transceiver PHY. Il PTP IOPLL genera anche il clock di riferimento per l'eCPRI IO PLL in modo a cascata.
Per progetti Intel Arria 10: istanziati per generare gli ingressi di clock da 312.5 MHz e 156.25 MHz per IP MAC 10G Ethernet a bassa latenza e IP 1G/10GbE, 10GBASE-KR PHY e IP eCPRI.
eCPRI IOPLL
Genera un'uscita core clock di 390.625 MHz per il percorso TX e RX dell'IP eCPRI e i componenti del traffico.
Nota: Questo blocco è presente solo nel disegno esample generato per i dispositivi Intel Stratix 10 e Intel Agilex 7.
Nota: La versione attuale di eCPRI Intel FPGA IP supporta solo IWF tipo 0. Per i dispositivi Intel Agilex 7 F-tile, il design exampil file abilitato con la funzionalità IWF non è supportato.
Quando generi il design esample con il parametro di supporto della funzione Interworking (IWF) disattivato, il traffico dei pacchetti fluisce direttamente dal modulo wrapper di test all'interfaccia sorgente/sink Avalon-ST e all'interfaccia sorgente/sink esterna dell'IP eCPRI.
Quando generi il design esample con il parametro di supporto della funzione Interworking (IWF) attivato, il traffico dei pacchetti fluisce verso l'interfaccia sink IWF Avalon-ST dal modulo wrapper di test e esce dall'interfaccia sorgente IWF Avalon-ST verso la sorgente/sink eCPRI Avalon-ST interfaccia.
CPRIMAC
Fornisce la parte CPRI dei protocolli di livello 1 e di livello 2 completo per il trasferimento di informazioni sul piano utente, C&M e di sincronizzazione tra REC e RE nonché tra due RE,
FISICA CPRI
Fornisce la parte rimanente del protocollo CPRI di livello 1 per la codifica della linea, la correzione/rilevamento degli errori di bit, ecc.
Nota: Il CPRI MAC e il CPRI PHY IP istanziati in questo progetto exampi file sono configurati per funzionare solo alla velocità di linea CPRI singola di 9.8 Gbps. Il disegno esample non supporta la negoziazione automatica della tariffa di linea nella versione corrente.
Prova l'involucro
È costituito da generatori di traffico e controllori che generano diversi set di pacchetti di dati alle interfacce Avalon Streaming (Avalon-ST) dell'IP eCPRI come di seguito:
- Pacchetti eCPRI alle interfacce source/sink Avalon-ST (funzione IWF disabilitata):
— Supporta solo il tipo di messaggio 2.
— Generazione della modalità back-to-back con generazione della modalità pattern incrementale e dimensione del payload di 72 byte per ciascun pacchetto.
— Configurabile tramite CSR per l'esecuzione in modalità non continua o continua.
— Stato statistico dei pacchetti TX/RX disponibile per l'accesso tramite CSR. - Pacchetti eCPRI alle interfacce source/sink Avalon-ST (funzione IWF abilitata):
— Supporta solo il tipo di messaggio 0 nella versione corrente.
— Generazione di modalità pattern incrementale con generazione di gap tra pacchetti e dimensione del payload di 240 byte per ciascun pacchetto.
— Configurabile tramite CSR per l'esecuzione in modalità non continua o continua.
— Stato statistico dei pacchetti TX/RX disponibile per l'accesso tramite CSR. - Pacchetti Precision Time Protocol (1588 PTP) e pacchetti vari non PTP alle interfacce sorgente/sink esterne:
— Generazione di intestazioni Ethernet statiche con parametri predefiniti: Ethertype0x88F7, tipo di messaggio: Opcode 0 (sincronizzazione) e PTP versione-0.
— Generazione di modalità pattern predefinite con gap tra pacchetti di 2 cicli e dimensione del payload di 57 byte per ciascun pacchetto.
— Vengono generati 128 pacchetti ogni secondo.
— Configurabile tramite CSR per l'esecuzione in modalità non continua o continua.
— Stato statistico dei pacchetti TX/RX disponibile per l'accesso tramite CSR. - Pacchetti vari esterni non PTP:
— Generazione di intestazioni Ethernet statiche con parametri predefiniti, Ethertype-0x8100 (non PTP).
— Generazione della modalità pattern PRBS con gap tra pacchetti di 2 cicli e dimensione del payload di 128 byte per ciascun pacchetto.
— Configurabile tramite CSR per l'esecuzione in modalità non continua o continua.
— Stato statistico dei pacchetti TX/RX disponibile per l'accesso tramite CSR.
Sottosistema dell'ora del giorno (TOD).
Contiene due moduli IEEE 1588 TOD sia per TX che per RX e un modulo di sincronizzazione TOD IEEE 1588 generato dal software Intel Quartus Prime.
Sottosistema Nios® II
È costituito da un bridge Avalon-MM che consente l'arbitraggio dei dati Avalon-MM tra il processore Nios II, il wrapper di test e i blocchi di decodificatore di indirizzi Avalon® -MM.
Nios II è responsabile dell'esecuzione della commutazione della velocità dei dati in base all'output del valore del registro rate_switch del wrapper di test. Questo blocco programma il registro necessario una volta ricevuto il comando dal wrapper di test.
Nota: Questo blocco non è presente nel disegno esample generato per i dispositivi Intel Arria 10 e Intel Agilex 7 F-tile.
Console di sistema
Fornisce un'interfaccia intuitiva per eseguire il debug di primo livello e monitorare lo stato dell'IP, nonché i generatori e i controllori di traffico.
Controllo dimostrativo
Questo modulo è costituito da moduli sincronizzatori di ripristino e moduli ISSP (In-system Source and Probe) per il processo di debug e inizializzazione del sistema di progettazione.
Informazioni correlate
- 25G Ethernet Intel Stratix 10 FPGA IP Guida dell'utente
- Guida per l'utente di E-tile Hard IP
- eCPRI Guida per l'utente Intel FPGA IP
- Design IP Intel Stratix 25 FPGA Ethernet 10G Esample Guida per l'utente
- E-tile Hard IP per Intel Stratix 10 Design Example Guida per l'utente
- Guida dell'utente PHY del ricetrasmettitore Intel Stratix 10 L e H-Tile
- Guida per l'utente PHY del ricetrasmettitore E-Tile
- Guida per l'utente IP Intel Stratix 10 10GBASE-KR PHY
- E-tile Hard IP Intel Agilex Design Example Guida per l'utente
2.3. Progettazione di simulazione esample
Il disegno eCPRI example genera un testbench di simulazione e una simulazione files che istanzia il core IP eCPRI Intel FPGA quando si seleziona l'opzione Simulazione o Sintesi e simulazione.
Figura 9. Diagramma a blocchi della simulazione IP FPGA Intel eCPRI
Nota: Il blocco del sottosistema Nios II non è presente nel progetto example generato per i dispositivi Intel Arria 10 e Intel Agilex 7 F-tile.
In questo disegno esample, il testbench di simulazione fornisce funzionalità di base come l'avvio e l'attesa del blocco, la trasmissione e la ricezione di pacchetti.
L'esecuzione corretta del test visualizza l'output che conferma il seguente comportamento:
- La logica client reimposta il core IP.
- La logica client attende l'allineamento del percorso dati RX.
- La logica client trasmette i pacchetti sull'interfaccia Avalon-ST.
- Riceve e controlla il contenuto e la correttezza dei pacchetti.
- Visualizza il messaggio “Test SUPERATO”.
2.4. Segnali di interfaccia
Tabella 5. Progettazione esample Segnali di interfaccia
| Segnale | Direzione | Descrizione |
| clk_rif | Ingresso | Orologio di riferimento per il MAC Ethernet. • Per i progetti Intel Stratix 10 E-tile, Intel Agilex 7 E-tile e F-tile, ingresso clock da 156.25 MHz per il core Ethernet Hard IP E-tile o il core Ethernet Hard IP F-tile. Connettersi a i_clk_ref[0] nell'IP rigido Ethernet. • Per i progetti Intel Stratix 10 H-tile, un ingresso di clock da 322.2625 MHz per il ricetrasmettitore ATX PLL e IP Ethernet 25G. Connettersi a pll_refclk0[0] nel ricetrasmettitore ATX PLL e clk_ref[0] nell'IP Ethernet 25G. • Per i progetti Intel Arria 10, un ingresso di clock da 322.265625 MHz per il ricetrasmettitore ATX PLL e 1G/10GbE e 10GBase-KR PHY IP. Connettersi a pll_refclk0[0] nel ricetrasmettitore ATX PLL e rx_cdr_ref_clk_10g[0] nell'IP 1G/10GbE e 10G BASE-KR PHY. |
| tod_sync_sampling_clk | Ingresso | Per i progetti Intel Arria 10, un ingresso di clock da 250 MHz per il sottosistema TOD. |
| clk100 | Ingresso | Orologio di gestione. Questo orologio viene utilizzato per generare latency_clk per PTP. Guidare a 100 MHz. |
| mgmt_reset_n | Ingresso | Segnale di ripristino per il sistema Nios II. |
| tx_serial | Produzione | Dati seriali TX. Supporta fino a 4 canali. |
| rx_serial | Ingresso | Dati seriali RX. Supporta fino a 4 canali. |
| iwf_cpri_ehip_ref_clk | Ingresso | Ingresso orologio di riferimento E-tile CPRI PHY. Questo orologio è presente solo in Intel Stratix 10 E-tile e Intel Agilex 7 Disegni E-tile. Guida a 153.6 MHz per una velocità di linea CPRI di 9.8 Gbps. |
| iwf_cpri_pll_refclk0 | Produzione | Orologio di riferimento PLL CPRI TX. • Per progetti Intel Stratix 10 H-tile: unità a 307.2 MHz per velocità dati CPRI di 9.8 Gbps. • Per i modelli Intel Stratix 10 E-tile e Intel Agilex 7 E-tile: unità a 156.25 MHz per velocità dati CPRI di 9.8 Gbps. |
| iwf_cpri_xcvr_cdr_refclk | Produzione | Orologio di riferimento CDR del ricevitore CPRI. Questo orologio è presente solo nei design Intel Stratix 10 H-tile. Guida a 307.2 MHz per una velocità di linea CPRI di 9.8 Gbps. |
| iwf_cpri_xcvr_txdataout | Produzione | CPRI trasmette dati seriali. Supporta fino a 4 canali. |
| iwf_cpri_xcvr_rxdatain | Produzione | Dati seriali del ricevitore CPRI. Supporta fino a 4 canali. |
| cpri_gmii_clk | Ingresso | Orologio di ingresso CPRI GMII 125 MHz. |
Informazioni correlate
Segnali di interfaccia PHY
Elenca i segnali di interfaccia PHY dell'IP Intel FPGA Ethernet 25G.
2.5. Progettazione esample Registrati Mappa
Di seguito è riportata la mappatura dei registri per il core design IP eCPRI, ad esampon:
Tabella 6. eCPRI Intel FPGA IP Design Example Mappatura dei registri
| Indirizzo | Registro |
| 0x20100000 – 0x201FFFFF(2) | Registro di riconfigurazione IOPLL. |
| 0x20200000 – 0x203FFFFF | Registro Ethernet MAC Avalon-MM |
| 0x20400000 – 0x205FFFFF | Ethernet MAC PHY nativo Registro Avalon-MM |
| 0x20600000 – 0x207FFFFF(2) | Registro PHY RS-FEC Avalon-MM nativo. |
| 0x40000000 – 0x5FFFFFFF | eCPRI IP Avalon-MM Registro |
| 0x80000000 – 0x9FFFFFFF | Generatore/Verificatore di test di progettazione Ethernet Registro Avalon-MM |
Tabella 7. Mappatura dei registri Nios II
I registri nella tabella seguente sono disponibili solo nel design esample generato per i dispositivi Intel Stratix 10 o Intel Agilex 7 E-tile.
| Indirizzo | Registro |
| 0x00100000 – 0x001FFFFF | Registro di riconfigurazione IOPLL |
| 0x00200000 – 0x003FFFFF | Registro Ethernet MAC Avalon-MM |
| 0x00400000 – 0x005FFFFF | Ethernet MAC PHY nativo Registro Avalon-MM |
| 0x00600000 – 0x007FFFFF | Registro PHY RS-FEC Avalon-MM nativo |
Nota: È possibile accedere ai registri Ethernet MAC ed Ethernet MAC Native PHY AVMM utilizzando l'offset di parole anziché l'offset di byte.
Per informazioni dettagliate sulle mappe dei registri core Ethernet MAC, Ethernet MAC Native PHY e eCPRI IP, fare riferimento alle rispettive guide per l'utente.
(2)Disponibile solo nella versione esample generato per i dispositivi Intel Stratix 10 e Intel Agilex 7 E-tile.
Tabella 8. Progettazione hardware IP Intel FPGA eCPRI Esample Registrati Mappa
| Offset di parole | Tipo di registro | Valore predefinito | Tipo di accesso |
| 0x0 | Inizia a inviare dati: • Bit 1: tipo PTP, non PTP • Bit 0: tipo eCPRI |
0x0 | RW |
| 0x1 | Abilita pacchetto continuo | 0x0 | RW |
| 0x2 | Cancella errore | 0x0 | RW |
| 0x3 (3) | Cambio di velocità: • Bit [7]- Indica la tessera: — 1'b0: tessera H — 1'b1: tessera E • Bit [6:4]- Indica la commutazione della velocità dati Ethernet: — 3'b000: da 25G a 10G — 3'b001: da 10G a 25G • Bit [0]: abilitazione velocità di cambio. È necessario impostare questo bit 0 e interrogare finché il bit 0 non è chiaro per la commutazione della velocità. Nota: questo registro non è disponibile per i progetti Intel Agilex 7 F-tile e Intel Arria 10. |
• E-tile: 0x80 • Riquadro H: 0x0 |
RW |
| 0x4 (3) | Cambio tariffa effettuato: • Il bit [1] indica la commutazione della velocità effettuata. |
0x0 | RO |
| 0x5 (4) | Stato della configurazione del sistema: • Bit [31]: Sistema pronto • Bit [30]: IWF_EN • Bit [29]: STARTUP_SEQ_EN • Bit [28:4]: riservato • Bit [3]: EXT_PACKET_EN • Bit [2:0]: riservato |
0x0 | RO |
| 0x6 (4) | Negoziazione CPRI completata: • Bit [3:0]: velocità in bit completata • Bit [19:16]: Protocollo completato |
0x0 | RW |
| 0x7 (4) | Negoziazione CPRI completata: • Bit [3:0]: C&M veloce completato • Bit [19:16]: VSS veloce completato |
0x0 | RW |
| 0x8 – 0x1F | Prenotato. | ||
| 0x20 | Interruzione errore eCPRI: • Il bit [0] indica l'interruzione. |
0x0 | RO |
| 0x21 | Errore pacchetti esterni | 0x0 | RO |
| 0x22 | Pacchetti PTP esterni TX Conteggio inizio pacchetto (SOP). | 0x0 | RO |
| 0x23 | Conteggio fine pacchetto (EOP) TX di pacchetti PTP esterni | 0x0 | RO |
| 0x24 | Conteggio SOP TX di pacchetti vari esterni | 0x0 | RO |
| 0x25 | Conteggio EOP TX di pacchetti vari esterni | 0x0 | RO |
| 0x26 | Conteggio SOP pacchetti RX esterni | 0x0 | RO |
| 0x27 | Conteggio EOP pacchetti RX esterni | 0x0 | RO |
| 0x28 | Conteggio errori pacchetti esterni | 0x0 | RO |
| 0x29 – 0x2C | Prenotato. | ||
| 0x2D | Orario PTP esternoamp Conteggio errori impronte digitali | 0x0 | RO |
| 0x2E | Orario PTP esternoamp Errore dell'impronta digitale | 0x0 | RO |
| 0x2F | Stato errore Rx esterno | 0x0 | RO |
| Da 0x30 a 0x47 | Prenotato. | ||
| 0x48 | Errore pacchetti eCPRI | RO | |
| 0x49 | Conteggio SOP TX eCPRI | RO | |
| 0x4Un | Conteggio EOP TX eCPRI | RO | |
| 0x4B | Conteggio SOP RX eCPRI | RO | |
| 0x4C | Conteggio EOP RX eCPRI | RO | |
| 0x4D | Conteggio errori pacchetti eCPRI | RO | |
Informazioni correlate
- Descrizioni dei registri di controllo, stato e statistica
Registrare le informazioni per l'IP 25G Ethernet Stratix 10 FPGA - Riconfigurazione e registro di stato
Descrizioni Registrare le informazioni per E-tile Hard IP per Ethernet - Registri
Registrare le informazioni per l'IP eCPRI Intel FPGA
eCPRI Intel FPGA IP Design Esample Guida per l'utente Archivi
Per le versioni più recenti e precedenti di questa guida per l'utente, fare riferimento a eCPRI Intel FPGA IP Design Example Guida per l'utente versione HTML. Seleziona la versione e fai clic su Download. Se una versione dell'IP o del software non è elencata, si applica la guida per l'utente dell'IP o della versione del software precedente.
Cronologia delle revisioni del documento per eCPRI Intel FPGA IP Design Example Guida per l'utente
| Versione del documento | Intel Quarto Prima versione |
Versione IP | Cambiamenti |
| 2023.05.19 | 23.1 | 2.0.3 | • Aggiornato l'esempio di simulazione del progettoample sezione Testbench nel capitolo Guida rapida. • Aggiornato il nome della famiglia di prodotti in "Intel Agilex 7". |
| 2022.11.15 | 22.3 | 2.0.1 | Istruzioni aggiornate per il simulatore VCS nella sezione: Simulazione del progetto Exampil banco di prova. |
| 2022.07.01 | 22.1 | 1.4.1 | • Aggiunto il design hardware esampsupporto le per le varianti del dispositivo Intel Agilex 7 F-tile. • Aggiunto il supporto per i seguenti kit di sviluppo: — Kit di sviluppo FPGA Intel Agilex 7 serie I — Kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie I • Aggiunto il supporto per il simulatore QuestaSim. • Rimosso il supporto per il simulatore ModelSim* SE. |
| 2021.10.01 | 21.2 | 1.3.1 | • Aggiunto il supporto per i dispositivi Intel Agilex 7 F-tile. • Aggiunto supporto per progetti multicanale. • Tabella aggiornata: eCPRI Intel FPGA IP Hardware Design Example Registra la mappa. • Rimosso il supporto per il simulatore NCSim. |
| 2021.02.26 | 20.4 | 1.3.0 | • Aggiunto il supporto per i dispositivi Intel Agilex 7 E-tile. |
| 2021.01.08 | 20.3 | 1.2.0 | • Modificato il titolo del documento da eCPRI Intel Stratix 10 FPGA IP Design Example Guida per l'utente a eCPRI Intel FPGA IP Design Esample Guida per l'utente. • Aggiunto il supporto per i progetti Intel Arria 10. • La progettazione IP eCPRI esampil file è ora disponibile con il supporto della funzione di interworking (IWF). • Aggiunta una nota per chiarire che la progettazione eCPRI example con funzionalità IWF è disponibile solo per CPRI a 9.8 Gbps velocità in bit della linea. • Aggiunte condizioni nella sezione Generazione del progetto durante la generazione del progetto esample con Parametro di supporto della funzione di interworking (IWF) abilitato. • Aggiunto sampl'output dell'esecuzione del test di simulazione del file con la funzionalità IWF abilitata nella sezione Simulazione del progetto Exampil banco di prova. • Aggiunta una nuova sezione Abilitazione della riconfigurazione dinamica dell'IP Ethernet. • Test hardware aggiornatiample output nella sezione Test di eCPRI Intel FPGA IP Design Examplui. |
| 2020.06.15 | 20.1 | 1.1.0 | • Aggiunto supporto per velocità dati 10G. • flusso.c file è ora disponibile con design esample generazione per selezionare la modalità loopback. • Modificato il sample output per l'esecuzione del test di simulazione nella sezione Simulazione del progetto Esampil banco di prova. • Aggiunto valore di frequenza per l'esecuzione del progetto di velocità dati 10G nella sezione Compilazione e configurazione di Design esample in Hardware. • Apportate le seguenti modifiche nella sezione Testing dell'eCPRI Intel FPGA IP Design Exampon: — Aggiunti comandi per cambiare la velocità dei dati tra 10G e 25G — Aggiunto sampuscita le per la commutazione della velocità dei dati — Aggiunte informazioni sulla variabile TEST_MODE per selezionare il loopback nelle varianti del dispositivo E-tile. • Design hardware IP eCPRI Intel FPGA modificato examples Diagramma a blocchi di alto livello da includere nuovi blocchi. • Tabella aggiornata: Design Example Segnali di interfaccia per includere il nuovo segnale. • Design aggiornato esample sezione Registrati Mappa. • Aggiunta una nuova sezione nell'appendice: Generazione e download dell'eseguibile e programmazione del formato di collegamento (.elf) File . |
| 2020.04.13 | 19.4 | 1.1.0 | Versione iniziale. |
A. Generazione e download dell'eseguibile e collegamento della programmazione in formato (.elf). File
Questa sezione descrive come generare e scaricare il file .elf file al consiglio:
- Cambia directory inample_dir>/sintesi/quatus.
- Nel software Intel Quartus Prime Pro Edition, fare clic su Apri progetto e aprireample_dir>/sintesi/quartus/epri_ed.qpf. Ora seleziona Strumenti ➤ Nios II Software Build Tools for Eclipse.
Figura 10. Strumenti di creazione del software Nios II per Eclipse
- Viene visualizzata la finestra di avvio dell'area di lavoro. Nell'area di lavoro specificare il percorso comeample_dir>/sensitive/quatus per archiviare il progetto Eclipse. Viene visualizzata la nuova finestra Nios II – Eclipse.
Figura 11. Finestra di avvio dell'area di lavoro
- Nella finestra Nios II – Eclipse, fare clic con il pulsante destro del mouse sulla scheda Esplora progetto e selezionare Nuovo ➤ Nios II Board Support Package. Viene visualizzata la nuova finestra.
Figura 12. Scheda Esplora progetto
- Nella finestra del pacchetto di supporto della scheda Nios II:
• Nel parametro Nome progetto, specificare il nome del progetto desiderato.
• Nelle informazioni SOPC File parametro name, passare alla posizione diample_dir>/sensitive/ip_components/nios_system/ nios_system.sopcinfo file. Fai clic su Fine.
Figura 13. Finestra del pacchetto di supporto della scheda Nios II
- Il progetto appena creato viene visualizzato nella scheda Project Explorer nella finestra Nios II Eclipse. Fare clic con il pulsante destro del mouse sulla scheda Esplora progetto e selezionare Nios II ➤ Nios II Command Shell.
Figura 14. Project Explorer - Shell dei comandi Nios II
- Nella shell dei comandi di Nios II, digitare i tre comandi seguenti: nios2-bsp hal bsp ../../nios_system/nios_system.sopcinfo nios2-app-generate-makefile –app-dir app –bsp-dir bsp –elf-name\ nios_system.elf –src-dir ../../../ed_fw make –directory=app
- L'.elfo file viene generato nella seguente posizione:ample_dir>/sintesi/ip_components/software/ /app.
- Digita il seguente comando nella shell dei comandi di Nios II per scaricare il file .elf sulla scheda:
• Per Intel Stratix 10: nios2-download -g -r -c 1 -d 2 –accept-bad-sysid app/nios_system.elf
• Per Intel Agilex 7: nios2-download -g -r -c 1 -d 1 –accept-bad-sysid app/nios_system.elf
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2023.05.19
eCPRI Intel® FPGA IP Design Esample Guida per l'utente
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