Intel Erasure Decoder Progetto di riferimento

Aggiornato per Intel® Quartus® Prime Design Suite: 17.0
ID: 683099
Versione: 2017.05.02

Informazioni sul progetto di riferimento del decodificatore di cancellazione

• Il decodificatore di cancellazione è un tipo particolare di decodificatore Reed-Solomon che utilizza un codice di correzione degli errori di blocco non binario, ciclico e lineare.
• In un decodificatore Reed-Solomon con capacità di decodifica delle cancellazioni, il numero di errori (E) e cancellature (E') che è possibile correggere è: n – k = 2E + E'
• Dove n è la lunghezza del blocco e k è la lunghezza del messaggio (nk è uguale al numero di simboli di parità).
• L'Erasure Decoder considera solo le cancellature, quindi la capacità di correzione può raggiungere il massimo dato da nk. Il decodificatore riceve in ingresso le locazioni di cancellazione, tipicamente fornite dal demodulatore all'interno del sistema di codifica, che possono indicare come inaffidabili certi simboli di codice ricevuti. Il design non deve superare la capacità di correzione della cancellazione. Il design tratta i simboli che indica come cancellazione come valore zero.

Caratteristiche

• Mira ai dispositivi Stratix® 10
• Corregge le cancellature
• Funzionamento in parallelo
• Controllo del flusso

Descrizione funzionale del decodificatore di cancellazione

• L'Erasure Decoder non corregge gli errori, solo le cancellature. Evita la complessità di trovare le posizioni degli errori, che richiede la decodifica Reed-Solomon.
• L'algoritmo di progettazione e l'architettura sono diversi rispetto a un decodificatore Reed-Solomon. La decodifica della cancellazione è una forma di codifica. Cerca di riempire l'input con simboli p=nk per formare una parola in codice valida, soddisfacendo le equazioni di parità. La matrice di parità e la matrice del generatore definiscono le equazioni di parità.
• Il design funziona solo con piccoli codici Reed-Solomon, come RS(14,10), RS(16,12), RS(12,8) o RS(10,6). Per un piccolo numero di simboli di parità (p < k) usa questo disegno; per un gran numero di simboli di parità (p > kp), dovresti usare una matrice di generazione.
• Il modello di cancellazione (rappresentato dall'ingresso in_era largo n bit) indirizza la ROM in cui il progetto memorizza le sottomatrici di parità. Il progetto ha solo np = n! K! n-k! possibili modelli di cancellazione. Pertanto, il progetto utilizza un modulo di compressione degli indirizzi.
• Il design codifica l'indirizzo con il numero di indirizzi che sono più piccoli dell'indirizzo e hanno esattamente p bit impostati.
• Il decodificatore di cancellazione riceve al suo ingresso qualsiasi velocità di simboli in entrata, fino alla lunghezza totale del blocco n per ciclo per il throughput massimo. È possibile configurare il parallelismo e il numero di canali, in modo che il design moltiplichi i simboli in arrivo per il numero di canali in parallelo che corrispondono a diverse parole in codice che arrivano contemporaneamente.
• Il decodificatore di cancellazione produce l'intera parola in codice decodificata, compresi i simboli di controllo, in un ciclo (diverse parole in codice per più canali).

Un buffer di input consente di avere un numero di simboli paralleli per canale inferiore alla lunghezza totale del blocco (n). Intel consiglia di utilizzare la larghezza di banda di input, a meno che il parallelismo non dipenda dai requisiti dell'interfaccia.

Cancella i parametri principali dell'IP del decodificatore

Parametro	Valori legali	Valore predefinito	Descrizione
Numero di canali	Da 1 a 16	1	Il numero di canali di ingresso (C) processare.
Numero di bit per simbolo	Da 3 a 12	4	Il numero di bit per simbolo (M).
Numero di simboli per parola di codice	1 a 2M–1	14	Il numero totale di simboli per parola in codice (N).
Numero di simboli di controllo per parola di codice	1 a N–1	4	Il numero di simboli di controllo per parola di codice (R).
Numero di simboli paralleli per canale	1 a N	14	Il numero di simboli che arrivano in parallelo all'ingresso per ogni codeword (PAR)
Polinomio di campo	Qualsiasi polinomio valido	19	Specifica il polinomio primitivo che definisce il campo di Galois.

Cancellazione delle interfacce e dei segnali del decodificatore

• L'interfaccia Avalon-ST supporta la contropressione, che è un meccanismo di controllo del flusso, in cui un sink può indicare a un'origine di interrompere l'invio dei dati.
• La latenza ready sull'interfaccia di input Avalon-ST è 0; il numero di simboli per battuta è fissato a 1.
• Le interfacce clock e reset pilotano o ricevono il segnale clock e reset per sincronizzare le interfacce Avalon-ST.

Interfacce Avalon-ST nei core IP DSP

• Le interfacce Avalon-ST definiscono un protocollo standard, flessibile e modulare per il trasferimento dei dati da un'interfaccia sorgente a un'interfaccia sink.
• L'interfaccia di input è un sink Avalon-ST e l'interfaccia di output è una sorgente Avalon-ST. L'interfaccia Avalon-ST supporta i trasferimenti di pacchetti con pacchetti interlacciati su più canali.
• I segnali dell'interfaccia Avalon-ST possono descrivere interfacce di streaming tradizionali che supportano un singolo flusso di dati senza conoscere i canali o i confini dei pacchetti. Tali interfacce contengono in genere dati, segnali pronti e validi. Le interfacce Avalon-ST possono anche supportare protocolli più complessi per trasferimenti burst e pacchetti con pacchetti interlacciati su più canali. L'interfaccia Avalon-ST sincronizza intrinsecamente i progetti multicanale, il che consente di ottenere implementazioni efficienti e multiplexate nel tempo senza dover implementare logiche di controllo complesse.
• Le interfacce Avalon-ST supportano la contropressione, che è un meccanismo di controllo del flusso in cui un sink può segnalare a una sorgente di interrompere l'invio di dati. Il sink utilizza in genere la contropressione per arrestare il flusso di dati quando i suoi buffer FIFO sono pieni o quando ha una congestione sul suo output.

Informazioni correlate

• Specifiche dell'interfaccia Avalon

Cancellazione dei segnali core IP del decodificatore

Segnali di orologio e ripristino

Nome	Tipo Avalon-ST	Direzione	Descrizione
clk_clk	clic	Ingresso	L'orologio di sistema principale. L'intero core IP opera sul fronte di salita di clk_clk .
reset_reset_n	reimposta_n	Ingresso	Un segnale basso attivo che ripristina l'intero sistema quando viene asserito. È possibile asserire questo segnale in modo asincrono. Tuttavia, è necessario disattivarlo in modo sincrono al segnale clk_clk. Quando il core IP viene ripristinato dal ripristino, assicurarsi che i dati ricevuti siano un pacchetto completo.

Segnali di interfaccia di ingresso e uscita Avalon-ST

Nome	Tipo Avalon-ST	Direzione	Descrizione
pronto	pronto	Produzione	Segnale di trasferimento dati pronto per indicare che il sink è pronto ad accettare dati. L'interfaccia sink guida il segnale in_ready per controllare il flusso di dati attraverso l'interfaccia. L'interfaccia sink acquisisce i segnali dell'interfaccia dati sul fronte di salita clk corrente.
non valido	valido	Ingresso	Segnale dati validi per indicare la validità dei segnali dati. Quando si asserisce il segnale in_valid, i segnali dell'interfaccia dati Avalon-ST sono validi. Quando si disattiva il segnale in_valido, i segnali dell'interfaccia dati Avalon-ST non sono validi e devono essere ignorati. Puoi affermare il segnale in_valid ogni volta che i dati sono disponibili. Tuttavia, il sink acquisisce i dati dall'origine solo quando il core IP afferma il segnale in_ready.
in_dati[]	dati	Ingresso	Immissione di dati contenente i simboli della parola in codice. Valido solo quando viene asserito in_valid. Il segnale in_data è un vettore contenente C x PAR simboli. Se PAR < N, la parola in codice di ciascun canale arriva in diversi cicli.
in_era	dati	Ingresso	Immissione dati che indica quali simboli sono cancellature. Valido solo quando viene asserito in_valid. È un vettore contenente C x PAR pezzi.
pronto	pronto	Ingresso	Segnale di trasferimento dati pronto per indicare che il modulo a valle è pronto ad accettare dati. L'origine fornisce nuovi dati (se disponibili) quando asserisci il segnale out_ready e smette di fornire nuovi dati quando annulli l'asserzione del segnale out_ready.
out_valido	valido	Produzione	Segnale di dati validi. Il core IP asserisce il segnale out_valid alto, ogni volta che un output valido è su out_data.
out_data	dati	Produzione	Contiene l'output decodificato quando il core IP asserisce il segnale out_valid. I simboli corretti sono nello stesso ordine in cui sono stati inseriti. È un vettore contenente C x N simboli.
out_error	errore	Produzione	Indica una parola in codice non correggibile.

• Un segnale asserito in_valid indica dati validi.
• Ogni parola di codice può arrivare in più cicli, a seconda del parametro di parallelismo. Il design tiene traccia della struttura dell'input, quindi non richiede limiti di pacchetto sull'interfaccia. Il numero di canali in parallelo del progetto aumenta il throughput replicando le unità funzionali per tutti i canali simultanei. Questo design non utilizza il supporto per più canali dell'interfaccia Avalon-ST.
• Quando il decodificatore asserisce il segnale out_valid, fornisce dati validi su out_data.
• Emette C parole di codice per ciclo, dove C è il numero di canali in parallelo. Il core IP asserisce il segnale out_error quando riceve una parola in codice non correggibile, ad esempio: quando il core IP supera la capacità di correzione della cancellazione

Progetto di riferimento del decodificatore di cancellazione
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Documenti / Risorse

Intel Erasure Decoder Progetto di riferimento [pdf] Istruzioni Progetto di riferimento del decodificatore di cancellazione, riferimento del decodificatore di cancellazione, riferimento del decodificatore di cancellazione

Riferimenti

• Manuale d'uso