Intel F-Tile Interlaken FPGA IPDesign Example Guida per l'utente

 

Aggiornato per Intel® Quartus® Prime Design Suite: 21.4
Versione IP: 3.1.0

1. Guida rapida all'avvio

Il core IP FPGA Intel® di F-Tile Interlaken fornisce un testbench di simulazione e un design hardware esample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto.

Il banco di prova e il design example supporta la modalità NRZ e PAM4 per i dispositivi F-tile.
Il core IP FPGA Intel F-Tile Interlaken genera design example per le seguenti combinazioni supportate di numero di corsie e velocità dati.

Tabella 1. Combinazioni IP supportate di numero di corsie e velocità dati
Le seguenti combinazioni sono supportate nel software Intel Quartus® Prime Pro Edition versione 21.4. Tutti
altre combinazioni saranno supportate in una versione futura di Intel Quartus Prime Pro Edition.

 

Figura 1. Fasi di sviluppo per il progetto esample

(1) Questa variante supporta la modalità Interlaken Look-aside.
(2) Per un progetto di configurazione a 10 corsie, l'F-tile richiede 12 corsie di TX PMA per abilitare il clock del ricetrasmettitore collegato per ridurre al minimo lo skew del canale.

*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Il design del core IP FPGA Intel F-Tile Interlaken example supporta le seguenti funzionalità:

• Modalità loopback seriale interna da TX a RX
• Genera automaticamente pacchetti di dimensioni fisse
• Funzionalità di base per il controllo dei pacchetti
• Possibilità di utilizzare la console di sistema per reimpostare il progetto a scopo di test ripetuti

Figura 2. Diagramma a blocchi di alto livello

Informazioni correlate

• F-Tile Interlaken Intel FPGA IP Guida per l'utente
• F-Tile Interlaken Intel FPGA IP Note di rilascio

1.1. Requisiti hardware e software
Per testare l'example design, utilizzare il seguente hardware e software:

• Software Intel Quartus Prime Pro Edition versione 21.4
• Console di sistema disponibile con il software Intel Quartus Prime Pro Edition
• Un simulatore supportato:
  — Sinossi* VCS*
  — Sinossi VCS MX
  — Siemens* EDA ModelSim* SE o Questa*
  — Cadenza* Xcelium*
• Kit di sviluppo Transceiver-SoC Intel Agilex™ serie I

1.2. Generazione del disegno
Figura 3. Procedura

Segui questi passaggi per generare il design esample e banco di prova:

1. Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime oppure fare clic su File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
2. Specifica la famiglia di dispositivi Agilex e seleziona il dispositivo con F-Tile per il tuo progetto.
3. Nel catalogo IP, individuare e fare doppio clic su F-Tile Interlaken Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
4. Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
5. Fare clic su OK. Viene visualizzato l'editor dei parametri.

Figura 4. Esample Scheda Progettazione

6. Nella scheda IP, specificare i parametri per la variazione del core IP.
7. Sull'esampNella scheda Progettazione, selezionare l'opzione Simulazione per generare il banco di prova. Selezionare l'opzione Sintesi per generare il progetto hardware esample. Devi selezionare almeno una delle opzioni Simulazione e Sintesi per generare il progetto esamplui.
8. Per il formato HDL generato, sono disponibili sia l'opzione Verilog che VHDL.
9. Per Target Development Kit, selezionare Agilex I-Series Transceiver-SOC Development Kit.

Nota: quando si seleziona l'opzione Development Kit, le assegnazioni dei pin vengono impostate in base al numero di parte del dispositivo Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) e possono differire dal dispositivo selezionato. Se intendi testare il progetto sull'hardware su un PCB diverso, seleziona l'opzione Nessun kit di sviluppo ed esegui le assegnazioni dei pin appropriate nel file .qsf file
10. Fare clic su Genera esample Design. Il Select ExampViene visualizzata la finestra Design Directory.
11. Se si desidera modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (ilk_f_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory.
12. Fare clic su OK.

Nota: nel design IP F-Tile Interlaken Intel FPGA example, un SystemPLL viene istanziato automaticamente e connesso al core IP FPGA Intel F-Tile Interlaken. Il percorso della gerarchia SystemPLL nella progettazione esample è:

example_design.test_env_inst.test_dut.dut.pll

Il SystemPLL nel design esample condivide lo stesso clock di riferimento a 156.26 MHz del ricetrasmettitore.

1.3. Struttura della directory
Il core IP FPGA Intel F-Tile Interlaken genera quanto segue files per il design
exampon:
Figura 5. Struttura della directory

Tabella 2. Progettazione hardware esample File Descrizioni
Questi files sono nelample_installation_dir>/ilk_f_0_exampcartella le_design.

Tabella 3. Banco di prova File Descrizione
Questo file è nelample_installation_dir>/ilk_f_0_example_design/esampdirectory le_design/rtl.

Tabella 4. Script del banco di prova
Questi files sono nelample_installation_dir>/ilk_f_0_example_design/esampcartella le_design/testbench.

1.4. Simulare il progetto esampil banco di prova
Figura 6. Procedura

Segui questi passaggi per simulare il banco di prova:

1. Al prompt dei comandi, passa alla directory di simulazione del banco di prova. Il percorso della directory èample_dir_installazione>/example_design/testbench.
2. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Il tuo script dovrebbe verificare che i conteggi SOP e EOP corrispondano al termine della simulazione.

Tabella 5. Passaggi per eseguire la simulazione

3. Analizzare i risultati. Una simulazione riuscita invia e riceve pacchetti e visualizza "Test SUPERATO".
Il banco di prova per la progettazione esample completa le seguenti attività:

• Crea un'istanza del core IP FPGA Intel F-Tile Interlaken.
• Stampa lo stato PHY.
• Controlla la sincronizzazione del metaframe (SYNC_LOCK) e i limiti delle parole (blocco).
  (PAROLA_BLOCCO).
• Attende che le singole corsie vengano bloccate e allineate.
• Inizia a trasmettere i pacchetti.
• Controlla le statistiche sui pacchetti:
  — Errori CRC24
  — SOP
  — EOP

I seguenti sampl'output illustra un'esecuzione riuscita del test di simulazione:

Nota: il design Interlaken exampil testbench di simulazione invia 100 pacchetti e riceve 100 pacchetti.

I seguenti sampl'output illustra un test di simulazione eseguito con successo per la modalità Look-aside di Interlaken:

1.5. Compilazione e configurazione dell'Hardware Design Example

1. Garantire l'exampla generazione del design è completa.
2. Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir_installazione>/example_design.qpf>.
3. Sul Elaborazione menu, clicca Inizia la compilazione.
4. Dopo la corretta compilazione, un file .sof file è disponibile nella directory specificata.
   Seguire questi passaggi per programmare l'hardware esample design sul dispositivo Intel Agilex con F-tile:
   un. Collegare il kit di sviluppo al computer host.
   b. Avvia l'applicazione Clock Control, che fa parte del kit di sviluppo. Impostare nuove frequenze per il design esample come segue:
   • Per la modalità NRZ:
   — Si5391 (U18), OUT0: impostare sul valore di pll_ref_clk(3) in base ai propri requisiti di progettazione.
   • Per la modalità PAM:
   — Si5391 (U45), OUT1: impostare sul valore di pll_ref_clk(3) in base ai propri requisiti di progettazione.
   — Si5391 (U19), OUT1: impostare sul valore di mac_pll_ref_clk(3) in base ai propri requisiti di progettazione. c. Clic Strumenti ➤ Programmatore ➤ Configurazione hardware.
   d. Seleziona un dispositivo di programmazione. Aggiungi il kit di sviluppo Transceiver-SoC Intel Agilex I-Series.
   e. Assicurarsi che Modalità è impostato su JTAG.
   f. Selezionare il dispositivo Intel Agilex I-Series e fare clic Aggiungi dispositivo. Il programmatore visualizza un diagramma delle connessioni tra i dispositivi sulla tua scheda.
   g. Seleziona la casella per il file .morbido.
   h. Spunta la casella nel Programma/Configura colonna.
   io. Clic Inizio.

1.6. Testare la progettazione dell'hardware esample
Dopo aver compilato il progetto IP F-tile Interlaken Intel FPGA example e configurare il dispositivo, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri.

Segui questi passaggi per visualizzare la console di sistema e testare la progettazione dell'hardware, ad esampon:

• Nessun errore per CRC32, CRC24 e checker.
• Le SOP e le EOP trasmesse devono corrispondere alle SOP e alle EOP ricevute.

I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken:

I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken Lookaside:

 

2. Progettazione esample Descrizione

Il disegno esample dimostra le funzionalità del core IP di Interlaken.

2.1. Progettazione esample Componenti
L'example design collega i clock di riferimento del sistema e del PLL ei componenti di progettazione richiesti. L'example design configura il core IP in modalità loopback interno e genera pacchetti sull'interfaccia di trasferimento dati utente IP core TX. Il core IP invia questi pacchetti sul percorso di loopback interno attraverso il ricetrasmettitore.

Dopo che il ricevitore core IP riceve i pacchetti sul percorso di loopback, elabora i pacchetti Interlaken e li trasmette sull'interfaccia di trasferimento dati utente RX. L'example design verifica che i pacchetti ricevuti e trasmessi corrispondano.

Il design IP FPGA Intel F-Tile Interlaken example include i seguenti componenti:

1. Core IP FPGA Intel F-Tile Interlaken
2. Generatore di pacchetti e controllo di pacchetti
3. Riferimento F-Tile e clock PLL di sistema Intel FPGA IP core

2.2. Progettazione esampil flusso
Il design hardware IP FPGA Intel F-Tile Interlaken example completa i seguenti passaggi:

1. Ripristina l'IP FPGA Intel F-tile Interlaken e l'F-Tile.
2. Rilasciare il ripristino su Interlaken IP (ripristino del sistema) e F-tile TX (tile_tx_rst_n).
3. Configura l'IP FPGA Intel F-tile Interlaken nella modalità di loopback interno.
4. Rilasciare il ripristino di F-tile RX (tile_rx_rst_n).
5. Invia un flusso di pacchetti Interlaken con dati predefiniti nel payload all'interfaccia di trasferimento dati utente TX del core IP.
6. Controlla i pacchetti ricevuti e segnala lo stato. Il verificatore di pacchetti incluso nella progettazione dell'hardware esample fornisce le seguenti funzionalità di base per il controllo dei pacchetti:
   • Verificare che la sequenza dei pacchetti trasmessi sia corretta.
   • Controlla che i dati ricevuti corrispondano ai valori previsti assicurando che sia il conteggio di inizio pacchetto (SOP) che quello di fine pacchetto (EOP) siano allineati durante la trasmissione e la ricezione dei dati.

*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

2.3. Segnali di interfaccia
Tabella 6. Progettazione esample Segnali di interfaccia

2.4 Mappa di registrazione

Nota:

• Design esampl'indirizzo del registro inizia con 0x20** mentre l'indirizzo del registro principale IP di Interlaken inizia con 0x10**.
• L'indirizzo del registro PHY F-tile inizia con 0x30** mentre l'indirizzo del registro FEC F-tile inizia con 0x40**. Il registro FEC è disponibile solo in modalità PAM4.
• Codice di accesso: RO—Sola lettura e RW—Lettura/Scrittura.
• La console di sistema legge il design esample registra e segnala lo stato del test sullo schermo.

Tabella 7. Progettazione esample Registrati Mappa

Tabella 8. Progettazione esample Registrati Mappa per Interlaken Look-aside Design Example
Usa questa mappa di registro quando generi il disegno esample con il parametro Enable Interlaken Look-aside Mode attivato.

2.5. Ripristina
Nel core IP FPGA Intel F-Tile Interlaken, si avvia il ripristino (reset_n=0) e si tiene premuto finché il core IP non restituisce un riconoscimento di ripristino (reset_ack_n=0). Dopo che il ripristino è stato rimosso (reset_n=1), il riconoscimento del ripristino ritorna allo stato iniziale (reset_ack_n=1). Nel disegno esample, un registro rst_ack_sticky contiene l'asserzione di riconoscimento del ripristino e quindi attiva la rimozione del ripristino (reset_n=1). È possibile utilizzare metodi alternativi che si adattano alle proprie esigenze di progettazione.

Importante: In qualsiasi scenario in cui è richiesto il loopback seriale interno, è necessario rilasciare TX e RX del riquadro F separatamente in un ordine specifico. Fare riferimento allo script della console di sistema per ulteriori informazioni.

Figura 7. Sequenza di ripristino in modalità NRZ

Figura 8. Sequenza di ripristino in modalità PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design esample Guida per l'utente Archivi

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

 

4. Cronologia delle revisioni del documento per F-Tile Interlaken Intel FPGA IP Design Example Guida per l'utente

 

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Documenti / Risorse

Intel F-Tile Interlaken FPGA IPDesign Example [pdf] Guida utente F-Tile Interlaken FPGA IPDesign Esample

Riferimenti

• Manuale d'uso