Note sulla versione dell'IP FPGA Intel Interlaken di seconda generazione
Interlaken (seconda generazione) Intel® FPGA IP Note sulla versione
Se una nota di rilascio non è disponibile per una specifica versione IP core, l'IP core non ha modifiche in quella versione. Per informazioni sulle versioni di aggiornamento IP fino alla v18.1, fare riferimento alle Note di rilascio dell'aggiornamento di Intel Quartus Prime Design Suite. Le versioni Intel® FPGA IP corrispondono alle versioni del software Intel Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni. Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
- Note sulla versione dell'aggiornamento di Intel Quartus Prime Design Suite
- Interlaken (2a generazione) Intel FPGA IP Guida per l'utente
- Errata per IP Intel FPGA di Interlaken (2a generazione) nella Knowledge Base
- Interlaken (2a generazione) Intel Stratix 10 FPGA IP Design Example Guida per l'utente
- Interlaken (2a generazione) Intel Agilex FPGA IP Design Example Guida per l'utente
- Introduzione ai core IP FPGA Intel
Interlaken (2a generazione) Intel FPGA IP v20.0.0
Tabella 1. v20.0.0 2020.10.05
| Versione Intel Quartus Prime | Descrizione | Impatto |
|
20.3 |
Aggiunto il supporto per la velocità dati di 25.78125 Gbps. | — |
| Modificato il supporto della velocità dati da 25.3 Gbps a 25.28 Gbps e da 25.8 Gbps a 25.78125 Gbps. |
— |
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
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Interlaken (2a generazione) Intel FPGA IP v19.3.0
Tabella 2. v19.3.0 2020.06.22
| Versione Intel Quartus Prime | Descrizione | Impatto |
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19.3.0 |
L'IP ora supporta la funzione Interlaken Look-aside. | — |
| Aggiunto nuovo Attiva la modalità Look-aside di Interlaken parametro nell'editor dei parametri IP. | È possibile configurare l'IP in modalità Interlaken Look-aside. | |
| Selezione della modalità di trasferimento parametro viene rimosso dalla versione corrente del software Intel Quartus Prime. |
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| Aggiunto il supporto della velocità dati di 12.5 Gbps per il numero di corsie 10 nelle varianti core IP H-tile ed E-tile (modalità NRZ). |
— |
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| Rimossi i seguenti segnali dall'IP:
• rx_pma_data • tx_pma_data • itx_affamato • itx_affamato |
— |
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| Aggiunti i seguenti nuovi segnali:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valido • irx_valido • itx_idle • irx_idle • itx_ctrl • itx_credito • irx_credito |
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| Rimossi i seguenti due offset dalla mappa del registro:
• 16'40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
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| Test hardware del progetto esample è ora disponibile per i dispositivi Intel Agilex™. | Puoi testare il design esample sul kit di sviluppo Transceiver-SoC Intel Agilex serie F. | |
| È possibile modificare la velocità dei dati e la frequenza di clock di riferimento del ricetrasmettitore su valori leggermente diversi per l'istanza IP di Interlaken (2a generazione) destinata al dispositivo Intel Stratix® 10 H-tile o E-tile. Fare riferimento a questo KDB per informazioni su come modificare la velocità dei dati. |
È possibile personalizzare le velocità dei dati in base ai riquadri. |
Interlaken (2a generazione) Intel FPGA IP v19.2.1
Tabella 3. v19.2.1 2019.09.27
| Versione Intel Quartus Prime | Descrizione | Impatto |
|
19.3 |
Rilascio pubblico per dispositivi Intel Agilex con ricetrasmettitori E-tile. | — |
| Rinominato l'IP FPGA Intel Stratix 2 di Interlaken (10a generazione) in IP FPGA Intel Interlaken (2a generazione) |
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Interlaken (2a generazione) Intel Stratix 10 FPGA IP v18.1 Aggiornamento 1
Tabella 4. Versione 18.1 Aggiornamento 1 2019.03.15
| Descrizione | Impatto |
| Aggiunto il supporto della modalità multi-segmento. | — |
| Aggiunto Numero di segmenti parametro. | — |
| • Aggiunto il supporto per le combinazioni di corsia e velocità dati come segue:
— Per i dispositivi Intel Stratix 10 L-tile: • 4 corsie con velocità di corsia 12.5/25.3/25.8 Gbps • 8 corsie con velocità di corsia di 12.5 Gbps — Per i dispositivi Intel Stratix 10 H-tile: • 4 corsie con velocità di corsia 12.5/25.3/25.8 Gbps • 8 corsie con velocità di corsia 12.5/25.3/25.8 Gbps • 10 corsie con velocità di corsia di 25.3/25.8 Gbps — Per i dispositivi Intel Stratix 10 E-tile (NRZ): • 4 corsie con velocità di corsia 6.25/12.5/25.3/25.8 Gbps • 8 corsie con velocità di corsia 12.5/25.3/25.8 Gbps • 10 corsie con velocità di corsia di 25.3/25.8 Gbps • 12 corsie con velocità di corsia di 10.3125 Gbps |
— |
| • Aggiunti i seguenti nuovi segnali dell'interfaccia utente di trasmissione:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Aggiunti i seguenti nuovi segnali dell'interfaccia utente del ricevitore:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (2a generazione) Intel Stratix 10 FPGA IP v18.1
Tabella 5. Versione 18.1 2018.09.10
| Descrizione | Impatto | Appunti |
| Rinominato il riquadro del documento come Interlaken (2a generazione) Intel Stratix 10 FPGA IP Guida per l'utente |
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| Aggiunto il modello di simulazione VHDL e il supporto del banco di prova per il core IP di Interlaken (2a generazione). |
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| Aggiunti i seguenti nuovi registri al nucleo IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_STATE |
— | Questi registri sono disponibili solo nelle varianti del dispositivo Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_STATE |
Interlaken (2a generazione) Intel FPGA IP v18.0.1
Tabella 6. Versione 18.0.1 luglio 2018
| Descrizione | Impatto | Appunti |
| Aggiunto il supporto per i dispositivi Intel Stratix 10 con ricetrasmettitori E-Tile. |
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| Aggiunto il supporto della velocità dati di 53.125 Gbps per i dispositivi Intel Stratix 10 E-Tile in modalità PAM4. |
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| Aggiunto il segnale di clock mac_clkin per i dispositivi Intel Stratix 10 E-Tile in modalità PAM4 |
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Interlaken (2a generazione) Intel FPGA IP v18.0
Tabella 7. Versione 18.0 maggio 2018
| Descrizione | Impatto | Appunti |
| Rinominato il core IP di Interlaken (2a generazione) in Intel FPGA IP di Interlaken (2a generazione) in base al rebranding di Intel. |
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| Aggiunto il supporto della velocità dati di 25.8 Gbps per il numero di corsie 6 e 12. |
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| Aggiunto il supporto per il simulatore parallelo Cadence Xcelium*. |
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Interlaken IP Core (2a generazione) v17.1
Tabella 8. Versione 17.1 novembre 2017
| Descrizione | Impatto | Appunti |
| Versione iniziale nella libreria Intel FPGA IP. | — | — |
Informazioni correlate
Interlaken IP Core (2a generazione) Guida per l'utente
Interlaken (2nd Generation) Intel FPGA IP Guida per l'utente Archivi
| Versione Quarto | Versione IP Core | Guida per l'utente |
| 20.2 | 19.3.0 | Interlaken (2a generazione) FPGA Guida per l'utente IP |
| 19.3 | 19.2.1 | Interlaken (2a generazione) FPGA Guida per l'utente IP |
| 19.2 | 19.2 | Interlaken (2a generazione) FPGA Guida per l'utente IP |
| 18.1.1 | 18.1.1 | Interlaken (2a generazione) Intel Stratix 10 FPGA IP Guida per l'utente |
| 18.1 | 18.1 | Interlaken (2a generazione) Intel Stratix 10 FPGA IP Guida per l'utente |
| 18.0.1 | 18.0.1 | Interlaken (2a generazione) FPGA Guida per l'utente IP |
| 18.0 | 18.0 | Interlaken (2a generazione) Intel FPGA IP Guida per l'utente |
| 17.1 | 17.1 | Interlaken IP Core (2a generazione) Guida per l'utente |
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP. Se una versione core IP non è elencata, si applica la guida per l'utente della versione core IP precedente.
Documenti / Risorse
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Note sulla versione dell'IP FPGA Intel Interlaken di seconda generazione [pdf] Istruzioni Note sulla versione dell'IP FPGA di seconda generazione di Interlaken, Note sulla versione dell'IP FPGA di seconda generazione di Interlaken |
