Intel OCT FPGA IP

L'IP FPGA Intel OCT consente di calibrare dinamicamente l'I/O con riferimento a un resistore esterno. L'IP OCT migliora l'integrità del segnale, riduce lo spazio su scheda ed è necessario per comunicare con dispositivi esterni come le interfacce di memoria. L'IP OCT è disponibile per i dispositivi Intel Stratix® 10, Intel Arria® 10 e Intel Cyclone® 10 GX. Se esegui la migrazione di progetti da dispositivi Stratix V, Arria V e Cyclone V, devi migrare l'IP. Per maggiori dettagli si rimanda alla relativa informativa.

Informazioni correlate

• Migrazione dell'IP ALTOCT all'IP OCT Intel FPGA a pagina 13
  • Fornisce i passaggi per migrare il core IP ALTOCT al core IP OCT.
• Guida per l'utente IP Core con terminazione su chip dinamica calibrata (ALTOCT).
  • Fornisce informazioni sul core IP di ALTOCT.
• Introduzione ai core IP FPGA Intel
  • Fornisce informazioni generali su tutti i core IP FPGA Intel, inclusa la parametrizzazione, la generazione, l'aggiornamento e la simulazione dei core IP.
• Creazione di script di simulazione IP e Platform Designer indipendenti dalla versione
  • Crea script di simulazione che non richiedono aggiornamenti manuali per aggiornamenti software o versioni IP.
• Migliori pratiche di gestione del progetto
  • Linee guida per una gestione efficiente e portabilità del tuo progetto e IP files.
• OCT Intel FPGA IP Guida per l'utente Archivi a pagina 13
  • Fornisce un elenco di guide utente per le versioni precedenti dell'IP FPGA OCTIntel.

Funzionalità IP FPGA Intel OTT

L'IP OCT supporta le seguenti funzionalità

• Supporto per un massimo di 12 blocchi di terminazioni su chip (OCT).
• Supporto per la terminazione in serie su chip (RS) calibrata e la terminazione in parallelo (RT) su chip calibrata su tutti i pin I/O
• Valori di terminazione calibrati di 25 Ω e 50 Ω
• Supporto per la calibrazione OCT in modalità utente e all'accensione

IP Intel FPGA terminatoview

Diagramma di primo livello IP OCT

Questa figura mostra il diagramma di primo livello dell'IP OCT.

Componenti IP OCT

Componente	Descrizione
Perno RZQ	Perno a doppio scopo. Se utilizzato con OCT, il pin si collega a un resistore di riferimento esterno per calcolare i codici di calibrazione per implementare l'impedenza richiesta.
Blocco PTOM	Genera e invia parole di codice di calibrazione ai blocchi del buffer I/O.
Logica OCT	Riceve le parole del codice di calibrazione in serie dal blocco OCT e invia le parole del codice di calibrazione in parallelo ai buffer.

Perno RZQ

Ogni blocco OCT ha un pin RZQ.

• I pin RZQ sono pin a doppio scopo. Se i pin non sono collegati al blocco OCT, è possibile utilizzare i pin come normali pin I/O.
• I pin calibrati devono avere lo stesso VCCIO voltage come blocco OCT e pin RZQ. I pin calibrati collegati allo stesso blocco OCT devono avere gli stessi valori di terminazione in serie e in parallelo.
• È possibile applicare vincoli di posizione sui pin RZQ per determinare il posizionamento del blocco OCT poiché il pin RZQ può essere collegato solo al blocco OCT corrispondente.

Blocco ottobre

Il blocco OCT è un componente che genera codici di calibrazione per terminare gli I/O. Durante la calibrazione, l'OCT corrisponde all'impedenza vista sul resistore esterno attraverso la porta rzqin. Quindi, il blocco OCT genera due parole di codice di calibrazione a 16 bit: una parola calibra la terminazione in serie e l'altra parola calibra la terminazione parallela. Un bus dedicato invia serialmente le parole alla logica OCT.

Logica d'Ottobre

Il blocco OCT invia le parole del codice di calibrazione in modo seriale alla logica OCT tramite le porte ser_data. Il segnale enser, quando attivato, specifica da quale blocco OCT leggere le parole del codice di calibrazione. Le parole del codice di calibrazione vengono quindi memorizzate nella logica di spostamento da seriale a parallelo. Successivamente, il segnale s2pload afferma automaticamente di inviare le parole del codice di calibrazione in parallelo ai buffer I/O. Le parole del codice di calibrazione attivano o disattivano i transistor nel blocco I/O, che emuleranno la resistenza in serie o in parallelo per adattarsi all'impedenza.

Interni di OCT Logic

OCT Intel FPGA IP Descrizione funzionale

Per soddisfare le specifiche di memoria DDR, i dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX supportano la terminazione in serie su chip (RS OCT) e la terminazione parallela su chip (RT OCT) per gli standard I/O single-ended. OCT può essere supportato su qualsiasi banco I/O. Il VCCIO deve essere compatibile per tutti gli I/O in un determinato banco. In un dispositivo Intel Stratix 10, Intel Arria 10 o Intel Cyclone 10 GX, è presente un blocco OCT in ciascun banco I/O. Ogni blocco OCT richiede un'associazione con un resistore di riferimento esterno da 240 Ω tramite un pin RZQ.

Il pin RZQ condivide la stessa alimentazione VCCIO con il banco I/O in cui si trova il pin. Un pin RZQ è un pin I/O a doppia funzione che è possibile utilizzare come normale I/O se non si utilizza la calibrazione OCT. Quando si utilizza il pin RZQ per la calibrazione OCT, il pin RZQ collega il blocco OCT a terra tramite un resistore esterno da 240 Ω. Le figure seguenti mostrano come gli OCT sono collegati in una singola colonna I/O (in un collegamento a margherita). Un OCT può calibrare un I/O appartenente a qualsiasi banco, a condizione che il banco sia nella stessa colonna e soddisfi il voltage requisiti. Poiché non ci sono collegamenti tra le colonne, l'OCT può essere condiviso solo se i pin appartengono alla stessa colonna I/O dell'OCT.

OTT Connessioni banca-banca

Colonne I/O in Intel Quartus® Prime Pin Planner

Questa figura è un example. Il layout varia tra diversi dispositivi Intel Stratix 10, Intel Arria 10 o Intel Cyclone 10 GX.

Interfacce della modalità di accensione

L'OCT IP in modalità di accensione ha due interfacce principali

• Un'interfaccia di input che collega il pad FPGA RZQ al blocco OCT
• Uscita di due parole a 16 bit che si collegano ai buffer I/O

Interfacce OCT

Modalità utente OTT

La modalità utente OCT funziona allo stesso modo della modalità OCT all'accensione, con l'aggiunta della controllabilità da parte dell'utente.

Segnali FSM

Questa figura mostra una macchina a stati finiti (FSM) nel nucleo che controlla i segnali utente dedicati sul blocco OCT. L'FSM assicura che il blocco OCT calibri o invii parole in codice di controllo secondo la tua richiesta.

L'installatore non deduce un OCT in modalità utente. Se si desidera che il blocco OCT utilizzi la funzione OCT in modalità utente, è necessario generare l'IP OCT. Tuttavia, a causa delle limitazioni hardware, è possibile utilizzare solo un IP OCT in modalità utente OCT nel progetto.

Nota: Un singolo IP OCT può controllare fino a 12 blocchi OCT.

L'FSM fornisce i seguenti segnali

• orologio
• reset
• s2load
• calibrazione_occupato
• calibrazione_shift_busy
• richiesta_calibrazione

Nota: Questi segnali sono disponibili solo in modalità utente e non in modalità di accensione.

Informazioni correlate

Ott Segnali IP FPGA Intel.
Fornisce ulteriori informazioni sui segnali FSM.

Nucleo FSM

FSM Flusso

Stati FSM

Stato	Descrizione
OZIARE	Quando si imposta il vettore di richiesta_calibrazione, l'FSM passa dallo stato IDLE allo stato CAL. Mantenere il vettore di richiesta_calibrazione al suo valore per due cicli di clock. Dopo due cicli di clock, l'FSM contiene una copia del vettore. È necessario reimpostare il vettore per evitare di riavviare il processo di calibrazione.
CAL	Durante questo stato, l'FSM controlla quali bit nel vettore di richiesta_calibrazione sono stati asseriti e li serve. I blocchi OCT corrispondenti avviano il processo di calibrazione che richiede circa 2,000 cicli di clock per essere completato. Al termine della calibrazione, viene rilasciato il segnale di calibrazione_occupato.
Controlla il bit della maschera	L'FSM controlla ogni bit nel vettore se il bit è impostato o meno.

Stato	Descrizione
Sposta la punta della maschera	Questo stato esegue semplicemente un loop su tutti i bit nel vettore finché non raggiunge un 1.
Cambio di serie	Questo stato invia serialmente il codice di terminazione dal blocco OCT alla logica di terminazione. Sono necessari 32 cicli per completare il trasferimento. Dopo ogni trasferimento, l'FSM controlla eventuali bit in sospeso nel vettore e li serve di conseguenza.
Aggiorna bit in sospeso	Il registro in sospeso contiene i bit che corrispondono a ogni blocco OCT nell'IP FPGA Intel OCT. Questo stato aggiorna il registro in sospeso reimpostando la richiesta servita.
FATTO	Quando il segnale di calibrazione_shift_busy viene deasserito, puoi asserire che s2pload asserisce automaticamente di trasferire i nuovi codici di terminazione nei buffer. Il segnale s2pload asserisce per almeno 25 ns. A causa delle limitazioni hardware, non è possibile richiedere un'altra calibrazione finché non sono stati inseriti tutti i bit Il vettore di calibrazione_shift_busy è basso.

OCT Intel FPGA IP Design esample

L'OCT IP può generare un design example che corrisponde alla stessa configurazione scelta per l'IP. Il disegno esample è un design semplice che non si rivolge a nessuna applicazione specifica. Puoi usare il design esample come riferimento su come istanziare l'IP. Per generare il disegno esample files, attiva Genera esample Opzione Design nella finestra di dialogo Generazione durante la generazione IP.

Nota: L'IP OCT non supporta la generazione VHDL.

• Il software genera il file _exampdirectory le_design insieme all'IP, dove è il nome del tuo IP.
• IL _exampLa directory le_design contiene gli script make_qii_design.tcl.
• Il file .qsys files sono per uso interno durante la progettazione exampsolo generazione. Non puoi modificare il file files.

Generazione di Intel Quartus® Prime Design Example

Lo script make_qii_design.tcl genera un design sintetizzabile esample insieme a un progetto Intel Quartus® Prime, pronto per la compilazione. Per generare un design sintetizzabile esample, segui questi passaggi.

1. Dopo aver generato l'IP insieme al design example files, eseguire il seguente script al prompt dei comandi: quartus_sh -t make_qii_design.tcl.
2. Se vuoi specificare un dispositivo esatto da usare, usa il seguente comando: quartus_sh -t make_qii_design.tcl .

Lo script genera una directory qii che contiene il progetto ed_synth.qpf file. Puoi aprire e compilare questo progetto nel software Intel Quartus Prime.

Riferimenti IP Intel FPGA ottobre

Impostazioni dei parametri IP Intel FPGA OCT

Parametri IP dell'OCT

Nome	Valore	Descrizione
Numero di blocchi OCT	Da 1 a 12	Specifica il numero di blocchi OCT da generare. Il valore predefinito è 1.
Utilizzare nomi di porta compatibili con le versioni precedenti	On Spento	Selezionare questa opzione per utilizzare nomi di primo livello legacy compatibili con l'IP ALTOCT. Questo parametro è disabilitato per impostazione predefinita.
Modalità ottobre	Accendi Utente	Specifica se OCT è controllabile dall'utente o meno. Il valore predefinito è Accensione.
Blocco PTOM x modalità di calibrazione	Separare Raddoppiare BACCELLO	Specifica la modalità di calibrazione per l'OCT. X corrisponde al numero del blocco OCT. Il valore predefinito è Separare.

Ott Segnali IP FPGA Intel

Segnali di interfaccia di ingresso

Nome del segnale	Direzione	Descrizione
rzqin	Ingresso	Connessione di ingresso dal pad RZQ al blocco OCT. Il pad RZQ è collegato a una resistenza esterna. Il blocco OCT utilizza l'impedenza collegata alla porta rzqin come riferimento per generare il codice di calibrazione. Questo segnale è disponibile per le modalità di accensione e utente.
orologio	Ingresso	Orologio di ingresso per la modalità utente OCT. Il clock deve essere di 20 MHz o inferiore.
reset	Ingresso	Ingresso segnale di ripristino. Il ripristino è sincrono.
richiesta_calibrazione	Ingresso	Vettore di input per [NUMBER_OF_OCT:0]. Ogni bit corrisponde a un blocco OCT. Quando un bit è impostato su 1, l'OCT corrispondente esegue la calibrazione, quindi sposta in modo seriale la parola di codice nel blocco logico di terminazione. La richiesta deve essere mantenuta per due cicli di clock. A causa delle limitazioni hardware, è necessario attendere che il vettore Calibration_shift_busy sia zero finché non viene emessa un'altra richiesta; in caso contrario la tua richiesta non verrà elaborata.
calibrazione_shift_busy	Produzione	Vettore di output per [NUMBER_OF_OCT:0] che indica quale blocco OCT sta attualmente lavorando alla calibrazione e sposta i codici di terminazione al blocco logico di terminazione. Quando un bit è 1, indica che un blocco OCT sta calibrando e spostando la parola di codice al blocco logico di terminazione.
calibrazione_occupato	Produzione	Vettore di output per [NUMBER_OF_OCT:0] che indica quale blocco OCT sta attualmente lavorando alla calibrazione. Quando un bit è 1, indica che un blocco OCT è in fase di calibrazione
ott_ controllo _series_terminazione[15:0]	Produzione	Segnale di uscita a 16 bit, con compreso tra 0 e 11. Questo segnale si collega alla porta di controllo della terminazione in serie sul buffer di ingresso/uscita. Questa porta invia il codice di terminazione della serie che calibra Rs.
ott_ controllo _terminazione_parallela_[15:0]	Produzione	Segnale di uscita a 16 bit, con compreso tra 0 e 11. Questo segnale si collega alla porta di controllo della terminazione parallela sul buffer di ingresso/uscita. Questa porta invia il codice di terminazione parallela che calibra Rt.

Assegnazioni QSF

I dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX hanno le seguenti impostazioni Intel Quartus Prime relative alla terminazione file (.qsf) incarichi:

• INPUT_TERMINAZIONE
• OUTPUT_TERMINAZIONE
• TERMINATION_CONTROL_BLOCK
• GRUPPO_RZQ

Assegnazioni QSF

Assegnazione QSF	Dettagli
INPUT_TERMINATION OUTPUT_TERMINATION	L'assegnazione della terminazione ingresso/uscita specifica il valore di terminazione in ohm sul pin in questione. Exampon:
	set_instance_assignment -nome INPUT_TERMINATION -A set_instance_assignment -nome OUTPUT_TERMINATION -A
	Per abilitare le porte di terminazione serie/parallela, includere queste assegnazioni, che specificano i valori di terminazione serie e parallela per i pin. Assicurarsi di collegare le porte di controllo della terminazione in serie e di controllo della terminazione parallela dall'IP FPGA Intel OCT all'IP FPGA Intel GPIO. Exampon:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL OHM CON CALIBRAZIONE” -a set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM CON CALIBRAZIONE” -a
TERMINATION_CONTROL_BL LOCK	Indica all'installatore di effettuare la connessione corretta dal blocco OCT desiderato ai pin specificati. Questa assegnazione è utile quando i buffer di I/O non sono istanziati in modo esplicito ed è necessario associare i pin a un blocco OCT specifico. Exampon:
	set_instance_assignment -nome TERMINATION_CONTROL_BLOCK -A
GRUPPO_RZQ	Questa assegnazione è supportata solo nei dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX. Questa assegnazione crea un IP OCT senza modificare l'RTL. L'installatore cerca il nome del pin rzq nella netlist. Se il pin non esiste, l'installatore crea il nome del pin insieme all'IP OCT e alle connessioni corrispondenti. Questo permette di creare un gruppo di pin da calibrare da un PTOM esistente o non esistente e l'Installatore garantisce la legalità del progetto. Exampon:
	set_instance_assignment -nome RZQ_GROUP -A

La terminazione può esistere sui buffer di input e output e talvolta simultaneamente. Esistono due metodi per associare i gruppi di pin a un blocco OCT:

• Utilizzare un'assegnazione .qsf per indicare quale pin (bus) è associato a quale blocco OCT. È possibile utilizzare l'assegnazione TERMINATION_CONTROL_BLOCK o RZQ_GROUP. La prima assegnazione associa un pin a un OCT istanziato nell'RTL, mentre la seconda associa il pin a un OCT appena creato senza modificare l'RTL.
• Crea un'istanza delle primitive del buffer I/O al livello superiore e collegale ai blocchi OCT appropriati.

Nota: Tutti i banchi I/O con lo stesso VCCIO possono condividere un blocco OCT anche se quel particolare banco I/O ha il proprio blocco OCT. È possibile collegare qualsiasi numero di pin I/O che supportano la terminazione calibrata a un blocco OCT. Accertarsi di collegare gli I/O con configurazione compatibile a un blocco OCT. È inoltre necessario assicurarsi che il blocco OCT ei relativi I/O abbiano gli stessi valori di terminazione VCCIO e serie o parallelo. Con queste impostazioni, l'Installatore posiziona gli I/O e il blocco OCT nella stessa colonna. Il software Intel Quartus Prime genera messaggi di avviso se non ci sono pin collegati al blocco.

Flusso di migrazione IP per dispositivi Arria V, Cyclone V e Stratix V

Il flusso di migrazione IP consente di migrare l'IP ALTOCT dei dispositivi Arria V, Cyclone V e Stratix V all'IP FPGA Intel OCT dei dispositivi Intel Stratix 10, Intel Arria 10 o Intel Cyclone 10 GX. Il flusso di migrazione IP configura l'IP OCT in modo che corrisponda alle impostazioni dell'IP ALTOCT, consentendo di rigenerare l'IP.

Nota: Questo IP supporta il flusso di migrazione IP solo in modalità di calibrazione OCT singola. Se si utilizza la modalità di calibrazione doppia o POD, non è necessario migrare l'IP.

Migrazione dell'IP ALTOCT all'IP FPGA Intel OCT

Per migrare il tuo IP ALTOCT all'IP OCT, segui questi passaggi

1. Apri il tuo IP ALTOCT nel Catalogo IP.
2. In Famiglia di dispositivi attualmente selezionata selezionare Stratix 10, Arria 10 o Cyclone 10 GX.
3. Fare clic su Fine per aprire l'IP OCT nell'editor dei parametri. L'editor dei parametri configura le impostazioni IP OCT in modo simile alle impostazioni IP ALTOCT.
4. Se sono presenti impostazioni incompatibili tra i due, selezionare le nuove impostazioni supportate.
5. Fare clic su Fine per rigenerare l'IP.
6. Sostituisci la tua istanza IP ALTOCT in RTL con l'IP OCT.

Nota: I nomi delle porte IP OCT potrebbero non corrispondere ai nomi delle porte IP ALTOCT. Pertanto, la semplice modifica del nome IP nell'istanza non è sufficiente.

Archivi della guida dell'utente dell'IP Intel FPGA di ottobre

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

Versione IP Core	Guida per l'utente
17.1	Intel FPGA OCT IP Core Guida per l'utente

Cronologia delle revisioni del documento per OCT Intel FPGA IP User Guide

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2019.07.03	19.2	19.1	Aggiunto il supporto per i dispositivi Intel Stratix 10. Aggiornati i seguenti nomi IP: Da "Intel FPGA OCT" a "OCT Intel FPGA IP"  Da "Intel FPGA GPIO" a "GPIO Intel FPGA IP" Aggiornato il segnale s2pload: Rimosso s2pload dai segnali utente disponibili. Descrizioni aggiornate relative al comportamento del segnale s2pload.

 

Data	Versione	Cambiamenti
Novembre 2017	2017.11.06	Aggiunto supporto per dispositivi Intel Cyclone 10 GX. Rinominato Altera OCT IP core in Intel FPGA OCT IP core. Rinominato Qsys in Platform Designer. Testo aggiornato per ulteriori rebranding di Intel.
Maggio 2017	2017.05.08	Ribattezzato Intel.
Dicembre 2015	2015.12.07	Modificate le istanze di "mega funzione" in "IP core". Istanze modificate di Quarto II A Quarto Primo. Varie modifiche ai contenuti e ai collegamenti per migliorare lo stile e la chiarezza.
Agosto 2014	2014.08.18	Aggiunte informazioni sulla calibrazione OCT in modalità utente. Aggiornati i segnali e i parametri principali dell'IP: core_rzqin_export modificato in rzqin core_series_termination_control_export modificato in ott_ controllo _series_terminazione[15:0] core_parallel_termination_control_export modificato in oct_ _parallel_termination_control[15:0]
Novembre 2013	2013.11.29	Versione iniziale.

ID: 683708
Versione: 2019.07.03

Documenti / Risorse

Intel OCT FPGA IP [pdf] Guida utente OTTOBRE IP FPGA, OTTOBRE, IP FPGA

Riferimenti

• Manuale d'uso