TECNOLOGIA LINEARE DC2222A Oversampling ADC con filtro digitale configurabile
LTC2500-32/LTC2508-32/LTC2512-24: 32-Bit/24-Bit Oversampling ADC con filtro digitale configurabile
DESCRIZIONE
Il circuito dimostrativo 2222A presenta gli ADC LTC®2500-32, LTC2508-32 e LTC2512-24. Gli LTC2500-32, LTC2508-32 e LTC2512-24 sono ADC SAR a bassa potenza, basso rumore, alta velocità, 32 bit/24 bit con un filtro di media digitale configurabile integrato che funziona da una singola alimentazione da 2.5 V. Il testo seguente si riferisce all'LTC2508-32 ma si applica a tutte le parti, l'unica differenza è sample rate e numero di bit. Il DC2222A dimostra le prestazioni DC e AC dell'LTC2508-32 in combinazione con le schede di raccolta dati DC590 o DC2026 QuikEval™ e DC890 PScope™. Utilizzare il DC590 o il DC2026 per dimostrare le prestazioni DC come rumore picco-picco e linearità DC. Utilizzare il DC890 se sampsono richieste velocità di ling o per dimostrare le prestazioni AC come SNR, THD, SINAD e SFDR. Il DC2222A è destinato a mostrare la messa a terra consigliata, il posizionamento e la selezione dei componenti, il routing e il bypass per questo ADC.
Progetto fileper questo circuito stampato, inclusi schema, BOM e layout sono disponibili su http://www.linear.com/demo/DC2222A oppure scansiona il codice QR sul retro della scheda. L, LT, LTC, LTM, Linear Technology e il logo Linear sono marchi registrati e QuikEval e PScope sono marchi di Linear Technology Corporation. Tutti gli altri marchi sono di proprietà dei rispettivi proprietari.
Figura 1. Schema di collegamento DC2222A
PROCEDURA DI AVVIO RAPIDO
Tabella 1. Opzioni di assemblaggio e orologio DC2222A
| ASSEMBLAGGIO VERSIONE |
U1 PARTE NUMERO |
POTENZA MASSIMA DATI VALUTARE |
DF |
PEZZI |
CLK MASSIMO IN FREQUENZA |
PRODUZIONE |
MODALITÀ |
DIVISORE |
| DC2222A-A | LTC2500IDKD-32 | 175 km/h | 4 | 32 | 70 MHz | A | Nessuna verifica | 100 |
| 173 km/h | 4 | 32 | 70 MHz | A | Verificare | 101 | ||
| 250 km/h | 4 | 32 | 43 MHz | A | Lettura distribuita | 43 | ||
| 250 km/h | 4 | 32 | 45 MHz | A | Verifica + Dis. Leggi | 45 | ||
| 800 km/h | 1 | 24 | 80 MHz | B | 100 | |||
| DC2222A-B | LTC2508IDKD-32 | 3.472 km/h | 256 | 32 | 80 MHz | A | Nessuna verifica | 90 |
| 2.900 km/h | 256 | 32 | 75 MHz | A | Verificare | 101 | ||
| 3.906 km/h | 256 | 32 | 43 MHz | A | Lettura distribuita | 43 | ||
| 3.906 km/h | 256 | 32 | 45 MHz | A | Verifica + Dis. Leggi | 45 | ||
| 900 km/h | 1 | 14 | 90 MHz | B | 100 | |||
| DC2222A-C | LTC2512IDKD-24 | 350.877 km/h | 4 | 24 | 80 MHz | A | Nessuna verifica | 57 |
| 303.03 km/h | 4 | 24 | 80 MHz | A | Verificare | 66 | ||
| 400 km/h | 4 | 24 | 62.4 MHz | A | Lettura distribuita | 39 | ||
| 400 km/h | 4 | 24 | 70.4 MHz | A | Verifica + Dis. Leggi | 44 | ||
| 1.5 Msps | 1 | 14 | 85.5 MHz | B | 57
|
Controllare che tutti i jumper siano impostati come descritto nella sezione Jumper DC2222A. In particolare, assicurarsi che VCCIO (JP3) sia impostato sulla posizione 2.5 V. Il controllo del DC2222A con il DC890 mentre JP3 del DC2222A è nella posizione 3.3 V causerà un notevole degrado delle prestazioni in termini di SNR e THD. Le connessioni dei jumper predefinite configurano l'ADC per utilizzare il riferimento e i regolatori integrati. L'ingresso analogico è accoppiato in CC per impostazione predefinita. Collegare il DC2222A a una scheda di raccolta dati USB ad alta velocità DC890 utilizzando il connettore P1. (Non collegare contemporaneamente un controller PScope e un controller QuikEval.) Quindi, collegare il DC890 a un PC host con un cavo USB A/B standard. Applicare ±9 V ai terminali indicati. Quindi applicare una sorgente sinusoidale differenziale a basso jitter a J2 e J4.
Collegare un'onda sinusoidale o quadra a basso jitter da 2.5 VP-P al connettore J1, utilizzando la Tabella 1 come guida per la frequenza di clock appropriata. Notare che J1 ha una resistenza di terminazione da 49.9 Ω a terra.
Eseguire il software PScope (PScope.exe versione K86 o successiva) fornito con il DC890 o scaricarlo da www.linear.com/software.
La documentazione completa del software è disponibile dal menu Help. Gli aggiornamenti possono essere scaricati dal menu Tools. Controlla periodicamente gli aggiornamenti perché potrebbero essere aggiunte nuove funzionalità.
Il software PScope dovrebbe riconoscere il DC2222A e configurarsi automaticamente. La configurazione predefinita è quella di leggere l'output filtrato con Verify e Distributed Read non selezionati e Down SampFattore di conversione (DF) impostato sul valore più piccolo possibile. Per modificarlo, fare clic sull'impostazione Imposta opzioni demo Bd della barra degli strumenti PScope come mostrato nella Figura 2. La casella Opzioni di configurazione mostrata nelle Figure 3a, 3b e 3c consente di impostare l'uscita ADC, DF, Verifica e Lettura distribuita. Nel caso dell'LTC2500 è anche possibile selezionare il tipo di filtro, la compressione del guadagno e l'espansione del guadagno. Se Verifica non è selezionato, la PROCEDURA DI AVVIO RAPIDA
il numero minimo di bit verrà sincronizzato. Se è selezionato Verify, il numero di bit sincronizzati viene aumentato di otto, il che include il numero di samples presi per l'output corrente. La lettura distribuita consente di utilizzare un clock più lento distribuendo i dati sincronizzati su un numero di samples. DF può essere impostato su un'ampia gamma che è determinata dal dispositivo in uso. Aumentando DF si migliorerà l'SNR. Teoricamente, l'SNR migliorerà di 6 dB se il down sampfattore di ling è aumentato di un fattore di quattro. In pratica, il rumore di riferimento alla fine limiterà il miglioramento SNR. Aumentando il condensatore di bypass REF (C20) o utilizzando un riferimento esterno a rumore inferiore si estenderà questo limite.
Fare clic sul pulsante Raccogli (vedere Figura 4) per iniziare ad acquisire i dati. Il pulsante Raccogli cambia quindi in Pausa, che può essere cliccato per interrompere l'acquisizione dei dati.
Figura 2. Barra degli strumenti PScope
PROCEDURA DI AVVIO RAPIDO
PROCEDURA DI AVVIO RAPIDO DC590 O DC2026
IMPORTANTE! Per evitare danni al DC2222A, assicurarsi che JP6 del DC590 o JP3 del DC2026 sia impostato su 3.3 V prima di effettuare il collegamento al DC2222A.
VCCIO (JP3) del DC2222A deve essere nella posizione 3.3 V per il funzionamento DC590 o DC2026 (QuikEval). Per utilizzare un controller QuikEval con il DC2222A, è necessario applicare –9 V e massa ai terminali –9 V e GND. 9 V per il DC2222A sono forniti dal controller QuikEval. Collegare il controller QuikEval a un PC host con un cavo USB A/B standard. Collegare il DC2222A a un controller QuikEval utilizzando il cavo a nastro a 14 conduttori in dotazione. (Non collegare contemporaneamente un controller QuikEval e PScope.) Applicare una sorgente di segnale a J4 e J2. Non è necessario alcun segnale di clock su J1 quando si utilizza un controller QuikEval. Il segnale di clock è fornito tramite il connettore QuikEval (J3).
Eseguire il software QuikEval (versione K109 o successiva) fornito con il controller QuikEval o scaricarlo da
PROCEDURA DI AVVIO RAPIDO DC590 O DC2026
Premendo il pulsante Configurazione verrà visualizzato un menu Opzioni di configurazione simile a quello mostrato per PScope, tranne per il fatto che è disponibile solo l'output filtrato e non ci sono opzioni per la verifica e la lettura distribuita. Aumentando DF si ridurrà il rumore come mostrato nell'istogramma della Figura 6. Il rumore verrà ridotto dalla radice quadrata del numero di volte il numero di samples è aumentato. In pratica, come input voltage l'aumento del rumore di riferimento finirà per limitare il miglioramento del rumore.
Figura 6. Istogramma QuikEval con DF = 1024
Alimentazione CC
Il DC2222A richiede ±9VDC e assorbe circa 115mA/–18mA quando funziona con un clock da 90MHz. La maggior parte della corrente di alimentazione è consumata dall'FPGA, op amps, regolatori e logica discreta sulla scheda. Il 9VDC input voltage alimenta l'ADC tramite regolatori LT1763 che forniscono protezione contro la polarizzazione inversa accidentale. Regolatori aggiuntivi forniscono alimentazione per l'FPGA e l'op amps. Vedere la Figura 1 per i dettagli sulla connessione.
Quando si utilizza il controller DC890 è necessario fornire un jitter basso 2.5VP-P (se VCCIO è nella posizione 3.3V, l'orologio amplitude dovrebbe essere 3.3VP-P.) onda sinusoidale o quadra a J1. L'ingresso del clock è accoppiato in CA, quindi il livello CC del segnale di clock non è importante. Si consiglia un generatore di clock come il Rohde & Schwarz SMB100A. Anche un buon generatore di clock può iniziare a produrre un jitter evidente a basse frequenze. Pertanto è consigliato per s più bassiample rate per dividere un clock a frequenza più alta alla frequenza di ingresso desiderata. Il rapporto tra frequenza di clock e tasso di conversione è mostrato nella Tabella 1. Se l'ingresso del clock deve essere pilotato con logica, si consiglia di rimuovere il terminatore da 49.9Ω (R5). I fronti di salita lenti possono compromettere l'SNR del convertitore in presenza di alta ampsegnali di ingresso a frequenza più elevata.
L'uscita dati parallela da questa scheda (da 0 V a 2.5 V per impostazione predefinita), se non collegata al DC890, può essere acquisita da un analizzatore logico e successivamente importata in un foglio di calcolo o in un pacchetto matematico a seconda della forma di elaborazione del segnale digitale desiderata. In alternativa, i dati possono essere immessi direttamente in un circuito applicativo. Utilizzare il pin 50 di P1 per agganciare i dati. I dati possono essere agganciati utilizzando il fronte di discesa di questo segnale. In modalità di verifica sono richiesti due fronti di discesa per ogni dato sample. I livelli del segnale di uscita dati su P1 possono anche essere modificati da 0 V a 3.3 V se il circuito applicativo richiede un volume più elevatotage. Ciò si ottiene spostando VCCIO (JP3) nella posizione 3.3 V.
Il riferimento predefinito è il riferimento LTC6655 5V. Se si utilizza un riferimento esterno, questo deve stabilizzarsi rapidamente in presenza di glitch sul pin REF. Facendo riferimento al circuito di riferimento della Figura 7, dissaldare R37 e applicare il riferimento esterno voltage al terminale VREF.
Il driver predefinito per gli ingressi analogici dell'ADC sul DC2222A è mostrato nelle Figure 8a e 8b. Questi circuiti
bufferizzare il segnale di ingresso da 0 V a 5 V applicato ad AIN+ e AIN–. Inoltre, questi circuiti limitano la banda del segnale di ingresso all'ingresso ADC. Se il driver LTC2508-32 Figura 8a deve essere utilizzato per applicazioni AC, si consiglia di rimuovere i condensatori C71 e C73 e sostituirli con condensatori a film sottile WIMA P/N SMDTC04470XA00KT00 da 4.7 µF o equivalenti nelle posizioni C90 e C91. Ciò fornirà la distorsione più bassa.
CONFIGURAZIONE DC2222A
Questa scheda demo è testata internamente eseguendo una FFT di un'onda sinusoidale applicata all'ingresso differenziale della scheda demo. Ciò comporta l'utilizzo di una sorgente di clock a basso jitter, insieme a un generatore sinusoidale di uscita differenziale a una frequenza vicina a 200 Hz. Il livello del segnale di ingresso è di circa -1 dBFS. L'ingresso è spostato di livello e filtrato con il circuito mostrato nella Figura 9. Una tipica FFT ottenuta con DC2222A è mostrata nella Figura 4. Si noti che per calcolare il SNR reale, il livello del segnale (F1 amplitude = –1dB) deve essere aggiunto nuovamente al SNR visualizzato da PScope. Con l'esempioampcome mostrato nella Figura 4, questo significa che l'SNR effettivo sarebbe 123.54 dB invece dei 122.54 dB visualizzati da PScope. Prendendo la somma RMS dell'SNR ricalcolato e del THD si ottiene un SINAD di 117.75 dB. Il THD mostrato è stato ottenuto utilizzando i condensatori WIMA opzionali.
Figura 9. Spostatore di livello differenziale
Ci sono diversi scenari che possono produrre risultati fuorvianti quando si valuta un ADC. Uno che è comune è alimentare il convertitore con una frequenza, che è un sottomultiplo della sample rate, e che eserciterà solo un piccolo sottoinsieme dei possibili codici di output. Il metodo corretto è scegliere una frequenza M/N per la frequenza dell'onda sinusoidale di input. N è il numero di samples nella FFT. M è un numero primo compreso tra uno e N/2. Moltiplicare M/N per sampla frequenza per ottenere la frequenza dell'onda sinusoidale in ingresso. Un altro scenario che può dare scarsi risultati è se non si dispone di un generatore sinusoidale in grado di raggiungere la frequenza ppm
CONFIGURAZIONE DC2222A
la precisione o se non può essere agganciata alla frequenza di clock. È possibile utilizzare una FFT con windowing per ridurre la perdita o la diffusione della fondamentale, per ottenere un'approssimazione vicina delle prestazioni dell'ADC. Se è richiesta la windowing, si consiglia la finestra Blackman-Harris da 92 dB. Se un ampSe viene utilizzato un filtro o una sorgente di clock con scarso rumore di fase, il windowing non migliorerà l'SNR.
Disposizione
Come per qualsiasi ADC ad alte prestazioni, questa parte è sensibile al layout. L'area immediatamente circostante l'ADC sul DC2222A dovrebbe essere utilizzata come linea guida per il posizionamento e l'instradamento dei vari componenti associati all'ADC. Ecco alcune cose da ricordare quando si dispone una scheda per l'LTC2508-32. Un piano di massa è necessario per ottenere le massime prestazioni. Mantenere i condensatori di bypass il più vicino possibile ai pin di alimentazione. Utilizzare ritorni a bassa impedenza collegati direttamente al piano di massa per ciascun condensatore di bypass. L'utilizzo di un layout simmetrico attorno agli ingressi analogici ridurrà al minimo gli effetti degli elementi parassiti. Schermare le tracce di ingresso analogico con la terra per ridurre al minimo l'accoppiamento da altre tracce. Mantenere le tracce il più corte possibile.
Selezione dei componenti
Quando si pilota un ADC a basso rumore e bassa distorsione come l'LTC2508-32, la selezione dei componenti è importante per non degradare le prestazioni. I resistori devono avere valori bassi per ridurre al minimo rumore e distorsione. I resistori a film metallico sono consigliati per ridurre la distorsione causata dall'autoriscaldamento. A causa del loro basso voltage coefficienti, per ridurre ulteriormente la distorsione, si dovrebbero usare condensatori NPO o mica d'argento. Qualsiasi buffer usato per applicazioni AC dovrebbe avere bassa distorsione, basso rumore e un tempo di assestamento rapido come LTC6363 e LT6202. Per applicazioni DC accurate, anche LTC2057 è accettabile se si applica un filtraggio di uscita adeguato.
Ponticelli DC2222A
Definizioni
- JP1: EEPROM è solo per uso di fabbrica. Lasciare questa posizione predefinita WP.
- JP2: Coupling seleziona l'accoppiamento AC o DC di AIN–. L'impostazione predefinita è DC.
- JP3: VCCIO imposta i livelli di uscita su P1 a 3.3 V o 2.5 V. Utilizzare 2.5 V per interfacciarsi con DC890, che è l'impostazione predefinita. Utilizzare 3.3 V per interfacciarsi con DC590 o DC2026.
-
JP4: CM imposta la polarizzazione CC per AIN+ e AIN– se gli ingressi sono accoppiati in CA. Per abilitare l'accoppiamento in CA, devono essere installati R35 e R36 (R = 1k) mostrati nello schema della Figura 10. L'installazione di queste resistenze degraderà la THD del segnale di ingresso all'ADC. VREF/2 è l'impostazione predefinita. Se è selezionato EXT, il volume di modo comune di ingressotage può essere impostato pilotando il terminale E5 (EXT_CM).
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JP5: Coupling seleziona l'accoppiamento AC o DC di AIN+. L'impostazione predefinita è DC.
MANUALE DEMO DC2222A
SCHEDA DIMOSTRATIVA AVVISO IMPORTANTE
Copyright © 2004, Linear Technology Corporation
1630 McCarthy Boulevard, Milpitas, CA 95035-7417
Numero di telefono: 408-432-1900 ● FAX: Numero di telefono: 408-434-0507 ● www.linear.com
Documenti / Risorse
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TECNOLOGIA LINEARE DC2222A Oversampling ADC con filtro digitale configurabile [pdf] Guida utente DC2222A, oltreampADC con filtro digitale configurabile, DC2222A OversampADC con filtro digitale configurabile, ADC con filtro digitale configurabile, OversampADC di conversione, ADC |
