Ricevitore MICROCHIP UG0877 SLVS-EC per Polar Fire FPGA Guida per l'utente
Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche che sono state implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione corrente.
Revisione 4.0
Di seguito è riportato un riepilogo delle modifiche apportate nella revisione 4.0 di questo documento.
- Sostituita Figura 2, pagina 2, Figura 3, pagina 3, Figura 8, pagina 6 e Figura 9, pagina 7.
- Sezione rimossa Trasmissione PLL, pagina 4.
- Aggiornata Tabella 1, pagina 3, Tabella 3, pagina 7, Tabella 4, pagina 7 e Tabella 5, pagina 8.
- Aggiornata la sezione PLL per la generazione di Pixel Clock, pagina 4.
- Aggiornata la sezione Parametri di configurazione, pagina 7.
Revisione 3.0
Di seguito è riportato un riepilogo delle modifiche apportate nella revisione 3.0 di questo documento.
- SLVS-EC IP, pagina 2
- Tabella 3 a pagina 7
Revisione 2.0
Di seguito è riportato un riepilogo delle modifiche apportate nella revisione 2.0 di questo documento.
- SLVS-EC IP, pagina 2
- Configurazione del ricetrasmettitore, pagina 3
- Tabella 3 a pagina 7
Revisione 1.0
La revisione 1.0 è stata la prima pubblicazione di questo documento
SLVS-EC IP
SLVS-EC è l'interfaccia ad alta velocità di Sony per sensori di immagine CMOS ad alta risoluzione di nuova generazione. Questo standard tollera il disallineamento da corsia a corsia grazie alla tecnologia di clock incorporata. Semplifica la progettazione a livello di scheda in termini di trasmissione ad alta velocità e a lunga distanza. Il core IP SLVS-EC Rx fornisce l'interfaccia SLVS-EC per PolarFire FPGA per ricevere i dati del sensore di immagine. L'IP supporta velocità fino a 4.752 Gbps. Il core IP supporta due, quattro e otto corsie per le configurazioni RAW 8, RAW 10 e RAW 12. La figura seguente mostra lo schema del sistema per la soluzione telecamera SLVS-EC.
Figura 1 • Diagramma a blocchi IP SLVS-EC
Il ricetrasmettitore Polar Fire® viene utilizzato come interfaccia PHY per il sensore SLVS-EC poiché l'interfaccia SLVS-EC utilizza la tecnologia dell'orologio integrato. Utilizza anche la codifica 8b10b, che può essere recuperata utilizzando il ricetrasmettitore PolarFire. PolarFire FPGA dispone di un massimo di 24 linee ricetrasmettitore a basso consumo da 12.7 Gbps. Queste corsie del ricetrasmettitore possono essere configurate come corsie del ricevitore SLVS-EC PHY. Come mostrato nella figura precedente, le uscite del ricetrasmettitore sono collegate al nucleo IP SLVS-EC Rx.
Soluzione ricevitore SLVS-EC
La figura seguente mostra l'implementazione di progettazione di alto livello del software Libero SoC di SLVS-EC IP e i componenti richiesti per la soluzione ricevitore SLVS-EC.
Figura 2 • SLVS-EC IP SmartDesign
Configurazione del ricetrasmettitore
La figura seguente mostra la configurazione dell'interfaccia del ricetrasmettitore.
Figura 3 • Configuratore dell'interfaccia del ricetrasmettitore
Il ricetrasmettitore può essere configurato su due o quattro corsie. Inoltre, la velocità del ricetrasmettitore può essere impostata su “Velocità dati ricetrasmettitore”. L'interfaccia SLVS-EC supporta due velocità di trasmissione come elencato nella tabella seguente.
Tabella 1 • Baud rate SLVS-EC
| Grado di baud | Velocità di trasmissione in Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL per la generazione di pixel clock
È necessario un PLL per generare il pixel clock dal clock Fabric generato dal ricetrasmettitore, ovvero LANE0_RX_CLOCK. Di seguito è riportata la formula per generare il pixel clock.
Orologio pixel = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Configurare PF_CCC per RAW 8 come mostrato nella figura seguente.
Figura 4 • Circuito di condizionamento dell'orologio
Descrizione del design
La figura seguente mostra la struttura del formato frame SLVS-EC.
Figura 5 • Struttura del formato frame SLVS-EC
L'intestazione del pacchetto contiene informazioni sui segnali di inizio e fine del frame insieme alle linee Valid. I codici di controllo PHY vengono aggiunti sopra l'intestazione del pacchetto per formare il pacchetto SLVS-EC. La tabella seguente elenca i diversi codici di controllo PHY utilizzati nel protocollo SLVS-EC.
Tabella 2 • Codice di controllo PHY
Codice di controllo PHY 8b10b Combinazione di simboli
Codice di inizio K.28.5 – K.27.7 – K.28.2 – K.27.7
Codice finale K.28.5 – K.29.7 – K.30.7 – K.29.7
Codice tampone K.23.7 – K.28.4 – K.28.6 – K.28.3
Codice di sincronizzazione K.28.5 – D.10.5 – D.10.5 – D.10.5
Codice inattivo D.00.0 – D.00.0 – D.00.0 – D.00.0
Nucleo IP RX SLVS-EC
Questa sezione descrive i dettagli di implementazione hardware dell'IP del ricevitore SLVS-EC. La figura seguente mostra la soluzione ricevitore Sony SLVS-EC che contiene Polar Fire SLVS-EC RX IP. Questo IP viene utilizzato insieme al blocco di interfaccia del ricetrasmettitore Polar Fire. La figura seguente mostra i blocchi interni dell'SLVS-EC Rx IP.
Figura 6 • Blocchi interni di SLVS-EC RX IP
allineatore
Questo modulo riceve i dati dai blocchi ricetrasmettitore PolarFire e si allinea al codice di sincronizzazione. Questo modulo cerca il codice di sincronizzazione nei byte ricevuti dal ricetrasmettitore e si blocca al limite dei byte.
slvsec_phy_rx
Questo modulo riceve i dati dall'allineatore e decodifica i pacchetti SLVS PHY in entrata. Questo modulo passa attraverso la sequenza di sincronizzazione e quindi genera il segnale pkt_en a partire dal codice Start e termina con il codice finale. Rimuove inoltre il codice PAD dai pacchetti di dati e invia i dati al modulo successivo che è slvsrx_decoder.
slvsrx_decoder
Questo modulo riceve i dati dal modulo slvsec_phy_rx ed estrae i dati dei pixel dal payload. Questo modulo estrae quattro pixel per clock per corsia e li invia all'output. Genera il segnale di linea valida per le linee attive convalidando i dati video attivi. Genera inoltre il segnale Frame valido esaminando i bit di inizio e fine frame nell'intestazione dei pacchetti SLVS-EC
FSM con stati di decodifica dei dati
La figura seguente mostra l'FSM per SLVS-EC RX IP.
Figura 7 • FSM per SLVS-EC RX IP
Configurazione IP del ricevitore SLVS-EC
La figura seguente mostra il configuratore IP del ricevitore SLVS-EC.
Figura 8 • Configuratore IP del ricevitore SLVS-EC
Parametri di configurazione
La tabella seguente elenca la descrizione dei parametri di configurazione utilizzati nell'implementazione hardware del blocco IP del ricevitore SLVS-EC. Questi sono parametri generici e possono variare in base ai requisiti dell'applicazione.
Tabella 3 • Parametri di configurazione
Nome Descrizione
DATI_LARGHEZZA Immettere la larghezza dei dati in pixel. Supporta RAW 8, RAW 10 e RAW 12.
LANE_WIDTH Numero delle corsie SLVS-EC. Supporta due, quattro e otto corsie.
BUFF_DEPTH Profondità del buffer. Numero di pixel attivi nella linea video attiva.
La profondità del buffer può essere calcolata utilizzando la seguente equazione:
BUFF_DEPTH = Ceil ((Risoluzione orizzontale * Larghezza RAW) / (32 * Larghezza corsia))
Example: larghezza RAW = 8, larghezza corsia = 4 e risoluzione orizzontale = 1920 pixel
BUFF_DEPTH = Ceil ((1920 * 8)/ (32* 4)) = 120
Ingressi e uscite
La tabella seguente elenca le porte di ingresso e uscita dei parametri di configurazione IP di SLVS-EC RX
Tabella 4 • Porte di ingresso e uscita
| Nome del segnale | Direzione | Larghezza | Descrizione |
| CORSIA#_RX_CLK | Ingresso | 1 | Orologio recuperato dal ricetrasmettitore per quella particolare corsia |
| CORSIA#_RX_PRONTO | Ingresso | 1 | Segnale di dati pronti per la corsia |
| CORSIA#_RX_VALID | Ingresso | 1 | Dati Segnale valido per la corsia |
| CORSIA#_RX_DATA | Ingresso | 32 | Lane ha recuperato i dati dal ricetrasmettitore |
| LINE_VALID_O | Produzione | 1 | Segnale dati valido per pixel attivi in una linea |
| FRAME_VALID_O | Produzione | 1 | Segnale valido per linee attive in un frame |
| DATA_OUT_O | Produzione | LARGHEZZA_DATI*LARGHEZZA_LANE*4 | Uscita dati pixel |
Diagramma temporale
La figura seguente mostra il diagramma temporale IP di SLVS-EC.
Figura 9 • Diagramma temporale IP SLVS-EC
Utilizzo delle risorse
La tabella seguente mostra l'utilizzo delle risorse di asample SLVS-EC Receiver Core implementato in un FPGA PolarFire (pacchetto MPF300TS-1FCG1152I), per RAW 8 e quattro corsie e configurazione con risoluzione orizzontale 1920.
Tabella 5 • Utilizzo delle risorse
| Elemento | Utilizzo |
| DFF | 3001 |
| LUT a 4 ingressi | 1826 |
| LSRAM | 16 |
Documenti / Risorse
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