Controllore del dispositivo MICROCHIP v2.3 Gen 2

Introduzione

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Questo IP di training generico CoreRxIODBitAlign viene utilizzato nel blocco di ingranaggio IO nel percorso Rx per l'allineamento dei bit indipendentemente dai dati o dal protocollo utilizzati. CoreRxIODBitAlign consente di regolare il ritardo nel percorso dati rispetto al percorso di clock.

Riepilogo di CoreRxIODBitAlign

Nucleo Versione	Questo documento si applica a CoreRxIODBitAlign v2.3
Dispositivo supportato	CoreRxIODBitAlign supporta le seguenti famiglie:
Famiglie	• SoC PolarFire®
	• PolarFire
	Nota: Per ulteriori informazioni, visitare il sito pagina del prodotto
Flusso di strumenti supportato	Richiede Libero® SoC v12.0 o versioni successive
Interfacce supportate	—
Licenza	CoreRxIODBitAlign non richiede una licenza
Istruzioni per l'installazione	CoreRxIODBitAlign deve essere installato automaticamente nel catalogo IP del software Libero SoC, tramite la funzione di aggiornamento del catalogo IP nel software Libero SoC, oppure scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software Libero SoC, viene configurato, generato e istanziato in SmartDesign per l'inclusione nel progetto Libero.
Utilizzo del dispositivo e Prestazione	Un riepilogo delle informazioni sull'utilizzo e sulle prestazioni per CoreRxIODBitAlign è elencato in 8. Utilizzo del dispositivo e Performance

Informazioni sul registro delle modifiche di CoreRxIODBitAlign

Questa sezione fornisce una panoramica completaview delle nuove funzionalità incorporate, a partire dalla versione più recente. Per maggiori informazioni sui problemi risolti, vedere la sezione 7. Problemi risolti.

Allinea CoreRxIODBit versione 2.3	Cosa c'è Nuovo                   • Aggiornato per il meccanismo di formazione basato su MIPI
Allinea CoreRxIODBit versione 2.2	Cosa c'è di nuovo        • Aggiunti i ritardi di tocco dell'OCCHIO sinistro e destro nel modulo superiore

Caratteristiche

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CoreRxIODBitAlign ha le seguenti caratteristiche:

• Supporta l'allineamento dei bit con diverse larghezze degli occhi 1–7
• Supporta diverse modalità Fabric Double Data Rate (DDR) 2/4/3p5/5
• Supporta il meccanismo Salta e Riavvia/Mantieni
• Supporta la formazione MIPI (Mobile Industry Processor Interface) tramite segnalazione LP all'inizio del frame
• Supporta 256 ritardi di tocco per l'allineamento dei bit

Descrizione funzionale

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CoreRxIODBitAlign con l'interfaccia Rx IOD

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La figura seguente mostra uno schema a blocchi di alto livello di CoreRxIODBitAlign.

• La descrizione si riferisce ai dispositivi PolarFire® e PolarFire SoC che supportano CoreRxIODBitAlign.
• CoreRxIODBitAlign esegue la formazione ed è anche responsabile dell'interfacciamento dei dispositivi IO Digital (IOD) e IO Gearing (IOG) per supportarli come sorgente dinamica con ritardi di regolazione per acquisire correttamente i dati.
• Il flusso completo del meccanismo di addestramento è spiegato nella sezione 5. Diagrammi temporali.
• CoreRxIODBitAlign supporta dinamicamente l'aggiunta o la rimozione di ritardo dal percorso dati rispetto al percorso di clock. Qui l'interfaccia RX_DDRX_DYN fornisce controlli a CoreRxIODBitAlign per eseguire l'addestramento del margine clock-to-data aggiungendo ritardi di tap in direzione ascendente. CoreRxIODBitAlign, a sua volta per il successivo review (di ogni incremento del ritardo di tocco), memorizza i flag di stato del feedback dall'interfaccia RX_DDRX_DYN.
• CoreRxIODBitAlign continua l'addestramento per ogni incremento di tocco finché l'interfaccia RX_DDRX_DYN non raggiunge la condizione fuori intervallo.
• Infine, CoreRxIODBitAlign esegue lo sweep completo dei flag di stato del feedback. Questo passaggio ottimizza e calcola l'allineamento dei bit dei dati in modo che siano centrati a 90 gradi rispetto ai bordi del clock.
• I ritardi di tap calcolati finali vengono caricati nell'interfaccia RX_DDRX_DYN per completare l'addestramento dell'allineamento dei bit.
• Le funzionalità supportate da questo CoreRxIODBitAlign sono elencate in dettaglio di seguito.

Meccanismo di riqualificazione dinamica

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• CoreRxIODBitAlign monitora costantemente i flag di stato del feedback (IOD_EARLY/IOD_LATE) e verifica se i flag si attivano o disattivano.
• L'IP prima regola i tap calcolati in precedenza di +/- 4 tap in direzione verso l'alto o verso il basso. Anche in questo caso, se i flag cambiano, l'IP riattiva di nuovo l'addestramento.

Meccanismo di mantenimento (Fai una domanda)

• Questa funzionalità viene utilizzata quando l'addestramento deve essere in stato di attesa. BIT_ALGN_HOLD è un input basato sul livello attivo alto e deve essere asserito per tenere e de-asserito per continuare l'addestramento.
• Il parametro HOLD_TRNG deve essere impostato su 1 nel configuratore per abilitare questa funzionalità. Questo parametro è impostato su 0 per impostazione predefinita.

Meccanismo di riavvio (Fai una domanda)

• Questa funzionalità viene utilizzata per riavviare l'addestramento. Per riavviare l'addestramento, l'input BIT_ALGN_RSTRT deve essere asserito per un impulso di clock Serial Clock (SCLK).
• Ciò avvia il soft reset dell'IP, che reimposta BIT_ALGN_DONE su 0 e BIT_ALGN_START su 1.

Meccanismo di salto (Fai una domanda)

• Questa funzionalità viene utilizzata quando la formazione non è richiesta e la formazione completa può essere ignorata. BIT_ALGN_SKIP è un input basato sul livello attivo alto e deve essere asserito per ignorare la formazione completa.
• Il parametro SKIP_TRNG deve essere impostato su 1 nel configuratore per abilitare questa funzionalità. Questo parametro è impostato su 0 per impostazione predefinita.

Meccanismo di formazione basato su MIPI (Fai una domanda)

• Il parametro MIPI_TRNG deve essere impostato su 1 nel configuratore per abilitare questa funzionalità. Se impostato, la porta di input LP_IN viene aggiunta a CoreRxIODBitAlign.
• L'IP rileva il fronte di discesa della porta di ingresso LP_IN, che indica l'inizio valido del frame per avviare l'addestramento.

Parametri CoreRxIODBitAlign e segnali di interfaccia

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Parametri GUI di configurazione (Fai una domanda)

Non ci sono parametri di configurazione per questa versione principale.

Porte (Fai una domanda)

Nella tabella seguente sono elencati i segnali di input e output utilizzati nella progettazione di CoreRxIODBitAlign.

Tabella 3-1. Segnali di ingresso e uscita

Segnale	Direzione	Larghezza della porta (bit)	Descrizione
Orologi E Reset
SETA	Ingresso	1	Orologio in tessuto
PLL_LOCK	Ingresso	1	Blocco PLL
RESET	Ingresso	1	Ripristino asincrono attivo-basso
Bus dati e controllo
IOD_ANTICIPO	Ingresso	1	Monitoraggio dei dati con occhio precoce
IOD_TARDI	Ingresso	1	Monitor dei dati con bandiera in ritardo
IOD_OOR	Ingresso	1	Flag di fuori portata del monitor Data Eye per la linea di ritardo
BIT_ALGN_EYE_IN	Ingresso	3	L'utente imposta la larghezza del monitor dell'occhio dei dati
BIT_ALGN_RSTRT	Ingresso	1	Riavvio dell'addestramento di Bit Align (asserzione basata su impulsi) 1— Riavvio dell'addestramento 0— Nessun riavvio dell'addestramento
BIT_ALGN_CLR_FLGS	Produzione	1	Cancella i flag anticipati o ritardati
CARICAMENTO BIT_ALGN	Produzione	1	Carica predefinito
BIT_ALGN_DIR	Produzione	1	Direzione di ritardo della linea su o giù 1— Su (incremento di 1 tocco) 0— Giù (decremento di 1 tocco)
BIT_ALGN_SPOSTA	Produzione	1	Incrementa il ritardo sull'impulso di movimento
BIT_ALIGN_SALTA	Ingresso	1	Salto di addestramento di Bit Align (asserzione basata sul livello) 1— Salta la formazione ed è valido solo quando il parametro SKIP_TRNG è impostato su 1 0— L'allenamento deve procedere normalmente
BIT_ALIGN_HOLD	Ingresso	1	Blocco dell'addestramento di Bit Align (asserzione basata sul livello) 1— Mantiene l'addestramento ed è valido solo quando il parametro HOLD_TRNG è impostato su 1 0— L'allenamento deve procedere normalmente
BIT_ALIGN_ERR	Produzione	1	Errore di addestramento di Bit Align (asserzione basata sul livello) 1— Errore 0— Nessun errore
BIT_ALGN_START	Produzione	1	Inizio della formazione di Bit Align (asserzione basata sul livello) 1— Avviato 0— Non avviato
BIT_ALGN_FATTO	Produzione	1	Formazione Bit Align completata (asserzione basata sul livello) 1— Completato 0— Non completato

Segnale	Direzione	Larghezza della porta (bit)	Descrizione
LP_IN	Ingresso	1	Addestramento frame basato su MIPI (asserzione basata sul livello) 1— Il segnale Attivo-Basso deve essere impostato su basso per indicare l'inizio del frame e deve essere disattivato solo alla fine del frame. 0— L'allenamento deve procedere normalmente e questo segnale deve essere legato internamente in basso.
DEM_BIT_ALGN_TAPDLY	Produzione	8	Ritardi TAP calcolati e validi una volta che BIT_ALGN_DONE è impostato alto dall'IP.
RX_BIT_ALIGN_LEFT_WIN	Produzione	8	Valore del monitor dell'occhio sinistro Data Nota: I valori sono validi solo quando l'output BIT_ALGN_DONE è impostato su 1 e l'output BIT_ALGN_START è impostato su 0. Se il parametro SKIP_TRNG è impostato, restituisce 0.
RX_BIT_ALIGN_RGHT_WIN	Produzione	8	Valore del monitor Right Data Eye Nota: I valori sono validi solo quando l'output BIT_ALGN_DONE è impostato su 1 e l'output BIT_ALGN_START è impostato su 0. Se il parametro SKIP_TRNG è impostato, restituisce 0.

Implementazione di CoreRxIODBitAlign in Libero Design Suite

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Progettazione intelligente (Fai una domanda)

• CoreRxIODBitAlign è preinstallato nell'ambiente di progettazione della distribuzione IP SmartDesign. La figura seguente mostra un esempioample di CoreRxIODBitAlign istanziato.
• Il core viene configurato tramite la finestra di configurazione in SmartDesign, come mostrato nella Figura 4-2.
• Per ulteriori informazioni sull'utilizzo di SmartDesign per creare istanze e generare core, vedere Guida utente SmartDesign.

Configurazione di CoreRxIODBitAlign in SmartDesign (Fai una domanda)

• Il core viene configurato tramite l'interfaccia utente grafica (GUI) di configurazione in SmartDesign, come mostrato nella figura seguente.

Flussi di simulazione (Fai una domanda)

• Il testbench utente per CoreRxIODBitAlign è incluso in tutte le versioni.
• Per eseguire le simulazioni, procedere come segue: selezionare il flusso User Testbench in SmartDesign, quindi fare clic su Salva e genera nel riquadro Genera.
• Il testbench utente viene selezionato tramite la GUI di configurazione del testbench principale. Quando SmartDesign genera il progetto Libero® SoC, installa il testbench utente files.
• Per eseguire il testbench utente, impostare la radice di progettazione sull'istanza CoreRxIODBitAlign nel riquadro Gerarchia di progettazione Libero SoC, quindi fare clic su Simulazione nella finestra Flusso di progettazione Libero SoC.
• Questo richiama ModelSim® ed esegue automaticamente la simulazione.
• La figura seguente mostra un example di un sottosistema di simulazione. Utilizza il componente IOG_IOD DDRX4 e DDTX4 in modalità loopback con CoreRxIODBitAlign per la simulazione.
• Qui, i dati PRBS generati vengono trasmessi in serie da DDTX4 a DDRX4 e, infine, il verificatore PRBS viene utilizzato per verificare l'integrità dei dati una volta completato l'addestramento.

Sintesi in Libero SoC (Fai una domanda)

• Per eseguire la sintesi con la configurazione selezionata nella GUI di configurazione, imposta la radice di progettazione in modo appropriato. In Implement Design, nella scheda Design Flow, fai clic con il pulsante destro del mouse su Synthesize e fai clic su Run.

Luogo e percorso in Libero SoC (Fai una domanda)

• Dopo aver impostato la radice di progettazione in modo appropriato ed eseguito Synthesis. In Implement Design nella scheda Design Flow, fai clic con il pulsante destro del mouse su Place and Route e fai clic su Run.

Integrazione del sistema (Fai una domanda)

• Questa sezione fornisce suggerimenti per facilitare l'integrazione di CoreRxIODBitAlign.
• L'IOG Rx/Tx utilizzato supporta numerose modalità di input e output. Queste velocità di dati e clock possono essere più lente e in alcuni casi più veloci, in base alla caratterizzazione finale del silicio.
• Nella tabella seguente sono elencati i dati e la velocità di clock.

Tabella 4-1. Dati e frequenza di clock

Modalità IOG	Direzione	Rapporto di trasmissione	Velocità massima prevista dei dati IO	IO Orologio Valutare	Nucleo Orologio Valutare	Tipo di dati
DDRX4	Ingresso	8:1	1600 Mbps	800 MHz	200 MHz	DDR

La figura seguente mostra un example di integrazione del sottosistema CoreRXIODBitAlign.

• Il sottosistema precedente utilizza il componente IOG_IOD DDRX4 e DDTX4 in modalità Loopback con CoreRxIODBitAlign per la simulazione. Qui, i dati PRBS generati vengono trasmessi da IOG_IOD_DDRTX4_0, in serie a IOG_IOD_DDRX4_PF_0.
• CoreRxIODBitAlign esegue l'addestramento (BIT_ALIGN_START impostato su 1, BIT_ALIGN_DONE impostato su 0) con il componente IOG_IOD_DDRX4_PF_0 e, infine, una volta completato l'addestramento (BIT_ALIGN_START impostato su 0, BIT_ALIGN_DONE impostato su 1), il verificatore PRBS viene utilizzato per verificare l'integrità dei dati.

Banco di prova (Fai una domanda)

• Per verificare e testare CoreRxIODBitAlign viene utilizzato un testbench unificato, denominato testbench utente.

Banco di prova utente (Fai una domanda)

• Il testbench utente è incluso nelle release di CoreRxIODBitAlign che verifica alcune funzionalità di CoreRxIODBitAlign. La figura seguente mostra il testbench utente di CoreRxIODBitAlign.
• Come mostrato nella figura precedente, il banco di prova utente è costituito da un DUT Microchip DirectCore CoreRxIODBitAlign, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX e IOG_IOD_RX per la verifica in modalità Loopback.
• Il circuito di condizionamento dell'orologio (CCC) pilota CORE_CLK e IO_CLK quando l'orologio è stabile.
• PRBS_GEN invia i dati paralleli a IOG_IOD_TX, quindi IOG_ID_RX riceve i dati seriali in parallelo.
• Il DUT CoreRxIODBitAlign esegue l'addestramento con segnali IOD_CTRL. Una volta completato l'addestramento, il blocco PRBS_CHK è abilitato a controllare i dati dal blocco IOG_IOD_RX per l'integrità dei dati.
• Importante: Il testbench utente supporta solo la configurazione fissa.

Diagrammi di temporizzazione

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• Questa sezione descrive il diagramma temporale di CoreRxIODBitAlign.

Diagramma temporale di addestramento CoreRxIODBitAlign (Fai una domanda)

• Il seguente diagramma temporale è un esempioampdi una sequenza di allenamento con i seguenti parametri.
• CoreRxIODBitAlign funziona in base al Fabric clock o SCLK, o OUT2_FABCLK_* dal componente CCC o PLL, e il componente IOD PF_IOD_GENERIC_RX utilizzato funziona in base a OUT*_HS_IO_CLK_* o Bank clock o BCLK per l'allineamento dei bit. Qui, il componente IOD PF_IOD_GENERIC_RX riceve i dati seriali per l'allineamento dei bit. Ad esempioampAd esempio, se la velocità dati richiesta è 1000 Mbps in modalità Fabric DDRx4, OUT2_FABCLK_0 o SCLK devono essere pilotati dal componente PLL o CCC a 125 MHz e OUT0_HS_IO_CLK_0 o BCLK a PF_IOD_GENERIC_RX devono essere a 500 MHz.
• CoreRxIODBitAlign avvia l'addestramento una volta che PLL_LOCK è stabile e portato alto. Quindi l'inizio dell'addestramento porta BIT_ALGN_START alto e BIT_ALGN_DONE basso e quindi porta l'output BIT_ALGN_LOAD a caricare le impostazioni predefinite nel componente PF_IOD_GENERIC_RX. BIT_ALGN_CLR_FLGS viene utilizzato per cancellare i flag IOD_EARLY, IOD_LATE e BIT_ALGN_OOR.
• CoreRxIODBitAlign procede con BIT_ALGN_MOVE seguito da BIT_ALGN_CLR_FLGS per ogni TAP e registra i flag IOD_EARLY e IOD_LATE. Una volta che BIT_ALGN_OOR è impostato alto dal componente PF_IOD_GENERIC_RX, CoreRxIODBitAlign esegue la scansione dei flag EARLY e LATE registrati e trova i flag Early e Late ottimali per calcolare i ritardi TAP richiesti per l'allineamento di bit di clock e dati.
• CoreRxIODBitAlign carica i ritardi TAP calcolati e imposta BIT_ALGN_START su basso e BIT_ALGN_DONE su alto per indicare il completamento dell'addestramento.
• CoreRxIODBitAlign continua il Re-training in modo dinamico se rileva un'asserzione di feedback IOD_EARLY o IOD_LATE rumorosa dal componente PF_IOD_GENERIC_RX. Qui, BIT_ALGN_DONE viene reimpostato e portato basso e BIT_ALGN_START viene portato di nuovo alto da CoreRxIODBitAlign per indicare il riavvio del training. Il contatore di timeout quando raggiunge la condizione di timeout, asserisce BIT_ALGN_ERR alla fine del training.
• CoreRxIODBitAlign fornisce anche un meccanismo di riavvio per l'utente finale per riavviare l'addestramento ogni volta che è necessario. L'input BIT_ALGN_RSTRT è un impulso attivo-alto che deve essere portato alto, ad esempioample, otto orologi.
• Qui BIT_ALGN_DONE viene reimpostato e portato a un valore basso, mentre BIT_ALGN_START viene portato nuovamente a un valore alto da CoreRxIODBitAlign, per indicare il nuovo inizio dell'addestramento.
• CoreRxIODBitAlign fornisce anche un meccanismo di holding per mantenere la formazione nel mezzo. Qui il parametro HOLD_TRNG deve essere impostato su 1, quindi CoreRxIODBitAlign utilizza l'input BIT_ALGN_HOLD e deve asserire il livello attivo-alto in base a quando non richiede a CoreRxIODBitAlign di mantenere la formazione e quindi continua la formazione una volta che l'input BIT_ALGN_HOLD è portato basso.

Riferimenti aggiuntivi

(Fai una domanda)

• Questa sezione fornisce un elenco di informazioni aggiuntive.
• Per aggiornamenti e informazioni aggiuntive sul software, sui dispositivi e sull'hardware, visitare le pagine sulla proprietà intellettuale sul Nuclei di proprietà intellettuale FPGA Microchip.

Problemi noti e soluzioni alternative (Fai una domanda)

• Non sono note limitazioni o soluzioni alternative in CoreRxIODBitAlign v2.3.

Funzionalità e dispositivi non più disponibili (Fai una domanda)

• Non ci sono funzionalità o dispositivi non più supportati in CoreRxIODBitAlign v2.3.

Problemi risolti

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• Nella tabella seguente sono elencati tutti i problemi risolti per le varie versioni di CoreRxIODbitAlign.

Tabella 7-1. Problemi risolti

Pubblicazione	Descrizione
2.3	Non ci sono problemi risolti in questa versione v2.3
2.2	Non ci sono problemi risolti in questa versione v2.2
1.0	Versione iniziale

Utilizzo e prestazioni del dispositivo

(Fai una domanda)

La macro CoreRxIODBitAlign è implementata nelle famiglie elencate nella tabella seguente.

Tabella 8-1. Utilizzo e prestazioni del dispositivo

Dispositivo Dettagli		FPGA Risorse			Prestazioni (MHz)
Famiglia	Dispositivo	DFF	LUT	Logica Elementi	SETA
PolarFire®	Modello MPF300TS	788	1004	1432	261
SoC PolarFire	Modello MPF250TS	788	1004	1416	240

• Importante: Il i dati nella tabella precedente sono ottenuti utilizzando Libero® SoC v2023.2.
• I dati nella tabella precedente sono ottenuti utilizzando le impostazioni tipiche di sintesi e layout.
• I seguenti parametri GUI di configurazione di primo livello sono stati modificati rispetto ai loro valori predefiniti.
• I valori predefiniti sono i seguenti:
  • SALTA_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• Di seguito sono riportati i vincoli di clock utilizzati per ottenere i numeri di prestazioni:
  • SCLC = 200 MHz
  • Grado di velocità = −1
• La produttività viene calcolata come segue: (larghezza bit/numero di cicli) × frequenza di clock (prestazioni).

Cronologia delle revisioni

(Fai una domanda)

La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.

Tabella 9-1. Cronologia delle revisioni

Revisione	Data	Descrizione
B	02/2024	Di seguito l'elenco delle modifiche apportate alla revisione B del documento: • Aggiornato per CoreRxIODBitAlign v2.3 • Aggiunte informazioni sul registro delle modifiche nella sezione Introduzione • Aggiornato 8. Sezione Utilizzo e prestazioni del dispositivo • Aggiunta la sezione 7. Problemi risolti
A	03/2022	Di seguito è riportato l'elenco delle modifiche apportate alla revisione A del documento: • Il documento è stato migrato al modello Microchip • Il numero del documento è stato modificato da 50200861 a DS50003255
3	—	Di seguito è riportato l'elenco delle modifiche apportate alla revisione 3 del documento: • Aggiornato per CoreRxIODBitAlign v2.2. • Aggiornata la guida utente per i segnali data eye sinistro e destro in alto. Per ulteriori informazioni, fare riferimento alla Figura 2-1 e 3.2. Porte.
2	—	Di seguito è riportato l'elenco delle modifiche apportate alla revisione 2 del documento: • Aggiornato per CoreRxIODBitAlign v2.1. • Aggiornati: 2. Descrizione funzionale e 5. Diagrammi temporali.
1	—	La revisione 1.0 è stata la prima pubblicazione di questo documento. Creato per CoreRxIODBitAlign v2.0.

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• Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici vendite in tutto il mondo.
• Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto una risposta.
• Contattare il Centro Assistenza Tecnica tramite il websito a www.microchip.com/support. Menziona il
• Numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il progetto files durante la creazione di un caso di supporto tecnico.
• Contatta il servizio clienti per assistenza non tecnica sui prodotti, ad esempio prezzi dei prodotti, aggiornamenti dei prodotti, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.
• Dal Nord America, chiamare 8002621060
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• Distributore o rappresentante
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• Il supporto tecnico è disponibile tramite websito a: www.microchip.com/support

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• La protezione del codice è in continua evoluzione. Microchip è impegnata a migliorare continuamente le caratteristiche di protezione del codice dei nostri prodotti.

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Controllore del dispositivo MICROCHIP v2.3 Gen 2 [pdf] Guida utente v2.3, v2.2, v2.3 Gen 2 Controller del dispositivo, v2.3, Gen 2 Controller del dispositivo, Controller del dispositivo, Controller

Riferimenti

• Manuale d'uso