Configurazione del controller DDR Microsemi IGLOO2 HPMS

Introduzione

L'IGLOO2 HPMS ha un controller DDR incorporato (HPMS DDR). Questo controller DDR ha lo scopo di controllare una memoria DDR off-chip. È possibile accedere al controller HPMS DDR da HPMS (utilizzando HPDMA) e dal fabric FPGA.
Quando si utilizza System Builder per creare un blocco di sistema che include un HPMS DDR, System Builder configura automaticamente il controller HPMS DDR in base alle immissioni e alle selezioni effettuate.
Non è richiesta alcuna configurazione HPMS DDR separata da parte dell'utente. Per i dettagli, fare riferimento alla Guida per l'utente del System Builder IGLOO2.
System Builder

System Builder

In em Builder per configurare automaticamente HPMS DDR.

1.  Nella scheda Caratteristiche dispositivo di System Builder, selezionare HPMS External DDR Memory (HPMS DDR).
2. Nella scheda Memorie, seleziona il tipo di memoria DDR:
   • DDR2
   •  DDR3
   • LPDDR
3. Seleziona la larghezza della memoria DDR: 8, 16 o 32
4. Controlla ECC se vuoi avere ECC per il DDR.
5. Immettere l'ora di impostazione della memoria DDR. Questo è il tempo necessario alla memoria DDR per l'inizializzazione.
6. Fare clic su Importa configurazione del registro per importare i valori del registro per FDDR da un testo esistente file contenente i valori del registro. Vedere la Tabella 1 per la configurazione del registro file sintassi.
   Libero memorizza automaticamente questi dati di configurazione nell'eNVM. Al ripristino dell'FPGA, questi dati di configurazione verranno automaticamente copiati nel DDR HPMS.

Figura 1 • System Builder e HPMS DDR

Tabella 1 • Configurazione registro File Sintassi

• ddrc_dyn_soft_reset_CR 0x00;
• ddrc_dyn_refresh_1_CR 0x27DE;
• ddrc_dyn_refresh_2_CR 0x30F ;
• ddrc_dyn_powerdown_CR 0x02;
• ddrc_dyn_debug_CR 0x00;
• ddrc_ecc_data_mask_CR 0x0000;
• ddrc_addr_map_col_1_CR 0x3333 ;

Configurazione del controller HPMS DDR

Quando si utilizza il controller HPMS DDR per accedere a una memoria DDR esterna, il controller DDR deve essere inizializzato in fase di esecuzione. Questo viene fatto scrivendo i dati di configurazione nei registri di configurazione del controller DDR dedicati. In IGLOO2, l'eNVM archivia i dati di configurazione del registro e, dopo il ripristino dell'FPGA, i dati di configurazione vengono copiati dall'eNVM ai registri dedicati di HPMS DDR per l'inizializzazione.

Registri di controllo HPMS DDR
Il controller HPMS DDR dispone di una serie di registri che devono essere configurati in fase di esecuzione. I valori di configurazione per questi registri rappresentano diversi parametri, come modalità DDR, larghezza PHY, modalità burst ed ECC. Per i dettagli completi sui registri di configurazione del controller DDR, fare riferimento alla Guida dell'utente di Microsemi IGLOO2
HPMS MDDR registra la configurazione

Per specificare i valori del registro DDR:

1. Usa un editor di testo esterno a Libero SoC, prepara un testo file contenente i nomi e i valori dei registri, come in Figura 1-1.
2. Dalla scheda Memoria di System Builder, fare clic su Importa configurazione registro.
3. Passare alla posizione del testo Configurazione registrazione file che hai preparato nel passaggio 1 e seleziona il file file importare.

Figura 1-1 • Registra dati di configurazione – Formato testo

Inizializzazione HPMS DDR
I dati di configurazione dei registri importati per HPMS DDR vengono caricati nell'eNVM e copiati nei registri di configurazione HPMS DDR al ripristino dell'FPGA. Non è richiesta alcuna azione da parte dell'utente per inizializzare HPMS DDR in fase di esecuzione. Anche questa inizializzazione automatica è modellata nella simulazione.

Descrizione della porta

Interfaccia DDR PHY
Queste porte sono esposte al livello superiore del blocco generato da System Builder. Per i dettagli, consultare la Guida per l'utente di System Builder IGLOO2. Collega queste porte alla tua memoria DDR.

Tabella 2-1 • Interfaccia DDR PHY

Nome della porta	Direzione	Descrizione
MDDR_CAS_N	FUORI	CASN DRAM
MDDR_CKE	FUORI	DRAM CKE
MDDR_CLK	FUORI	Orologio, lato P
MDDR_CLK_N	FUORI	Orologio, lato N
MDDR_CS_N	FUORI	CS NDRAM
MDDR_ODT	FUORI	ODT DRAM
MDDR_RAS_N	FUORI	DRAMRASN
MDDR_RESET_N	FUORI	Ripristino DRAM per DDR3
MDDR_WE_N	FUORI	DRAM WEN
MDDR_ADDR[15:0]	FUORI	Bit indirizzo DRAM
MDDR_BA[2:0]	FUORI	Indirizzo della banca Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Dramma maschera dati
MDDR_DQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato P
MDDR_DQS_N ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato N
MDDR_DQ ([31:0]/[15:0]/[7:0])	DENTRO FUORI	Ingresso/uscita dati DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO nel segnale
MDDR_DQS_TMATCH_0_OUT	FUORI	Segnale di uscita FIFO
MDDR_DQS_TMATCH_1_IN	IN	FIFO in segnale (solo 32 bit)
MDDR_DQS_TMATCH_1_OUT	FUORI	Segnale di uscita FIFO (solo 32 bit)
MDDR_DM_RDQS_ECC	DENTRO FUORI	Maschera dati ECC Dram
MDDR_DQS_ECC	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato P
MDDR_DQS_ECC_N	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita dati DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO nel segnale
MDDR_DQS_TMATCH_ECC_OUT	FUORI	Segnale di uscita ECC FIFO (solo 32 bit)

Le larghezze delle porte per alcune porte cambiano a seconda della selezione della larghezza PHY. La notazione "[a:0]/[b:0]/[c:0]" viene utilizzata per indicare tali porte, dove "[a:0]" si riferisce alla larghezza della porta quando viene selezionata una larghezza PHY a 32 bit , "[b:0]" corrisponde a una larghezza PHY di 16 bit e "[c:0]" corrisponde a una larghezza PHY di 8 bit.

Supporto prodotto

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Supporto tecnico
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Documenti / Risorse

Configurazione del controller DDR Microsemi IGLOO2 HPMS [pdf] Guida utente IGLOO2 Configurazione controller HPMS DDR, IGLOO2, Configurazione controller HPMS DDR, Configurazione controller DDR, Configurazione

Riferimenti

• Manuale d'uso