Microsemi SmartFusion2 SoC FPGA Code Shadowing da SPI Flash a memoria DDR

Prefazione

Scopo
Questa demo è per i dispositivi FPGA (Field Programmable Gate Array) System-on-Chip (SoC) SmartFusion®2. Fornisce istruzioni su come utilizzare il progetto di riferimento corrispondente.

Pubblico di destinazione
Questa guida demo è destinata a:

• progettisti di FPGA
• Designer incorporati
• Progettisti a livello di sistema

Riferimenti
Vedere quanto segue web pagina per un elenco completo e aggiornato della documentazione del dispositivo SmartFusion2:
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

In questa guida demo si fa riferimento ai seguenti documenti.

• UG0331: Guida per l'utente del sottosistema del microcontrollore SmartFusion2
• Guida dell'utente di SmartFusion2 System Builder

SmartFusion2 SoC FPGA – Code Shadowing da SPI Flash a memoria DDR

Introduzione

Questo progetto dimostrativo mostra le capacità del dispositivo FPGA SoC SmartFusion2 per il code shadowing dal dispositivo di memoria flash SPI (Serial Periferic Interface) alla SDRAM (Synchronous Dynamic Random Access Memory) a doppia velocità dati (DDR) e l'esecuzione del codice da DDR SDRAM.
La Figura 1 mostra il diagramma a blocchi di primo livello per il code shadowing dal dispositivo flash SPI alla memoria DDR.

Figura 1 • Diagramma a blocchi di primo livello

Il code shadowing è un metodo di avvio utilizzato per eseguire un'immagine da memorie esterne, più veloci e volatili (DRAM). È il processo di copia del codice dalla memoria non volatile alla memoria volatile per l'esecuzione.

Il code shadowing è necessario quando la memoria non volatile associata a un processore non supporta l'accesso casuale al codice per l'esecuzione sul posto o se la memoria non volatile ad accesso casuale è insufficiente. Nelle applicazioni critiche per le prestazioni, la velocità di esecuzione può essere migliorata mediante il code shadowing, in cui il codice viene copiato in una RAM a velocità effettiva più elevata per un'esecuzione più rapida.

Le memorie SDRAM Single Data Rate (SDR)/DDR vengono utilizzate in applicazioni che dispongono di un'immagine eseguibile dell'applicazione di grandi dimensioni e richiedono prestazioni più elevate. In genere, le immagini eseguibili di grandi dimensioni vengono archiviate in una memoria non volatile, come flash NAND o flash SPI, e copiate in memoria volatile, come memoria SDRAM SDR/DDR, all'accensione per l'esecuzione.

I dispositivi FPGA SoC SmartFusion2 integrano un fabric FPGA basato su flash di quarta generazione, un processore ARM® Cortex®-M3 e interfacce di comunicazione ad alte prestazioni su un singolo chip. I controller di memoria ad alta velocità nei dispositivi FPGA SoC SmartFusion2 vengono utilizzati per interfacciarsi con le memorie DDR2/DDR3/LPDDR esterne. Le memorie DDR2/DDR3 possono funzionare a una velocità massima di 333 MHz. Il processore Cortex-M3 può eseguire direttamente le istruzioni dalla memoria DDR esterna attraverso il sottosistema microcontrollore (MSS) DDR (MDDR). Il controller della cache FPGA e il bridge MSS DDR gestiscono il flusso di dati per prestazioni migliori.

Progetto Requisiti
La tabella 1 mostra i requisiti di progettazione per questa demo.

Tabella 1 • Requisiti di progettazione

Requisiti di progettazione	Descrizione
Requisiti hardware
Kit di sviluppo avanzato SmartFusion2: • Adattatore 12 V • FlashPro5 • Cavo USB da USB A a Mini – B	Rev A o successiva
Desktop o laptop	Sistema operativo Windows XP SP2 – 32 bit/64 bit Sistema operativo Windows 7 – 32 bit/64 bit
Requisiti software
Libero® System-on-Chip (SoC)	versione 11.7
Software di programmazione FlashPro	versione 11.7
Soft Console	v3.4 SP1*
Driver per PC	Driver da USB a UART
Cliente Microsoft .NET Framework 4 per l'avvio della GUI demo	_
Nota: *Per questo tutorial viene utilizzata SoftConsole v3.4 SP1. Per l'utilizzo di SoftConsole v4.0, vedere il TU0546: Console morbida Tutorial v4.0 e Libero SoC v11.7.

Progettazione dimostrativa
Introduzione
Il progetto dimostrativo files sono disponibili per il download dal seguente percorso in Micro semi websito:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

Il progetto dimostrativo fileincludono:

• Progetto SoC Libero
• Programmazione STAPL files
• Eseguibile della GUI
• Sample immagini dell'applicazione
• Script di collegamento
• Configurazione DDR files
• Leggimi.txt file

Vedere il readme.txt file previsto nel disegno files per la struttura di directory completa.

Descrizione
Questo progetto demo implementa la tecnica del code shadowing per avviare l'immagine dell'applicazione dalla memoria DDR. Questo design fornisce anche un'interfaccia host su SmartFusion2 SoC FPGA ricevitore/trasmettitore universale asincrono/sincrono multimodale (MMUART) per caricare l'immagine eseguibile dell'applicazione di destinazione nel flash SPI collegato all'interfaccia MSS SPI0.
Il code shadowing è implementato nei seguenti due metodi:

1. Multi-stage metodo di processo di avvio utilizzando il processore Cortex-M3
2. Metodo del motore di avvio dell'hardware che utilizza il fabric FPGA

Multi-Stage Metodo di processo di avvio
L'immagine dell'applicazione viene eseguita da memorie DDR esterne nei seguenti due s di avviotages:

• Il processore Cortex-M3 avvia il soft boot loader dalla memoria non volatile incorporata (eNVM), che esegue il trasferimento dell'immagine del codice dal dispositivo flash SPI alla memoria DDR.
• Il processore Cortex-M3 avvia l'immagine dell'applicazione dalla memoria DDR.

Questo progetto implementa un programma bootloader per caricare l'immagine eseguibile dell'applicazione di destinazione dal dispositivo flash SPI alla memoria DDR per l'esecuzione. Il programma bootloader in esecuzione da eNVM passa all'applicazione di destinazione archiviata nella memoria DDR dopo che l'immagine dell'applicazione di destinazione è stata copiata nella memoria DDR.
La Figura 2 mostra il diagramma a blocchi dettagliato del progetto demo.

Figura 2 • Code Shadowing – Multi Stage Diagramma a blocchi della demo del processo di avvio

L'MDDR è configurato per DDR3 per funzionare a 320 MHz. “Appendice: Configurazioni DDR3” a pagina 22 mostra le impostazioni di configurazione DDR3. DDR è configurato prima di eseguire il codice dell'applicazione principale.

Caricatore di avvio
Il bootloader esegue le seguenti operazioni:

1. Copia dell'immagine dell'applicazione di destinazione dalla memoria flash SPI alla memoria DDR.
2. Rimappare l'indirizzo iniziale della memoria DDR da 0xA0000000 a 0x00000000 configurando il registro di sistema DDR_CR.
3. Inizializzazione del puntatore dello stack del processore Cortex-M3 in base all'applicazione di destinazione. La prima posizione della tabella del vettore dell'applicazione di destinazione contiene il valore del puntatore dello stack. La tabella vettoriale dell'applicazione target è disponibile a partire dall'indirizzo 0x00000000.
4. Caricamento del contatore del programma (PC) per reimpostare il gestore dell'applicazione di destinazione per l'esecuzione dell'immagine dell'applicazione di destinazione dalla memoria DDR. Il gestore di ripristino dell'applicazione di destinazione è disponibile nella tabella dei vettori all'indirizzo 0x00000004.
   La figura 3 mostra il progetto demo.
   Figura 3 • Flusso di progettazione per Multi-Stage Metodo di processo di avvio
   

Metodo del motore di avvio hardware
In questo metodo, il Cortex-M3 avvia direttamente l'immagine dell'applicazione di destinazione dalle memorie DDR esterne. Il motore di avvio hardware copia l'immagine dell'applicazione dal dispositivo flash SPI alla memoria DDR, prima di rilasciare il ripristino del processore Cortex-M3. Dopo aver rilasciato il ripristino, il processore Cortex-M3 si avvia direttamente dalla memoria DDR. Questo metodo richiede meno tempo di avvio rispetto a multi-stage processo di avvio in quanto evita più boot stages e copia l'immagine dell'applicazione nella memoria DDR in minor tempo.

Questo progetto demo implementa la logica del motore di avvio nella struttura FPGA per copiare l'immagine eseguibile dell'applicazione di destinazione dalla flash SPI alla memoria DDR per l'esecuzione. Questo design implementa anche il caricatore flash SPI, che può essere eseguito dal processore Cortex-M3 per caricare l'immagine eseguibile dell'applicazione di destinazione nel dispositivo flash SPI utilizzando l'interfaccia host fornita su SmartFusion2 SoC FPGA MMUART_0. Il DIP switch1 sul kit di sviluppo avanzato SmartFusion2 può essere utilizzato per selezionare se programmare il dispositivo flash SPI o eseguire il codice dalla memoria DDR.

Se l'applicazione di destinazione eseguibile è disponibile nel dispositivo flash SPI, il code shadowing dal dispositivo flash SPI alla memoria DDR viene avviato all'accensione del dispositivo. Il motore di avvio inizializza l'MDDR, copia l'immagine dal dispositivo flash SPI alla memoria DDR e rimappa lo spazio di memoria DDR a 0x00000000 mantenendo il processore Cortex-M3 in reset. Dopo che il motore di avvio ha rilasciato il ripristino Cortex-M3, Cortex-M3 esegue l'applicazione di destinazione dalla memoria DDR.

FIC_0 è configurato in modalità Slave per accedere a MSS SPI_0 dal master AHB fabric FPGA. L'interfaccia MDDR AXI (DDR_FIC) è abilitata per accedere alla memoria DDR dal master AXI fabric FPGA.

La Figura 4 mostra il diagramma a blocchi dettagliato del progetto demo.
Figura 4 • Code Shadowing – Diagramma a blocchi della demo del motore di avvio hardware

Motore di avvio
Questa è la parte principale della demo di code shadowing che copia l'immagine dell'applicazione dal dispositivo flash SPI alla memoria DDR. Il motore di avvio esegue le seguenti operazioni:

1. Inizializzazione di MDDR per l'accesso a DDR3 a 320 MHz mantenendo il processore Cortex-M3 in reset.
2. Copia dell'immagine dell'applicazione di destinazione dal dispositivo di memoria flash SPI alla memoria DDR utilizzando il master AXI nella struttura FPGA tramite l'interfaccia MDDR AXI.
3. Rimappare l'indirizzo iniziale della memoria DDR da 0xA0000000 a 0x00000000 scrivendo nel registro di sistema DDR_CR.
4. Rilascio del ripristino del processore Cortex-M3 per l'avvio dalla memoria DDR.

La Figura 5 mostra il flusso di progettazione demo.
Figura 5 • Diagramma a blocchi di primo livello

Figura 6 • Flusso di progettazione per il metodo del motore di avvio hardware

Creazione dell'immagine dell'applicazione di destinazione per la memoria DDR
Per eseguire la demo è necessaria un'immagine che può essere eseguita dalla memoria DDR. Utilizzare la descrizione del linker "production-execute-in-place-externalDDR.ld". file che è incluso nel disegno files per creare l'immagine dell'applicazione. La descrizione del linker file definisce l'indirizzo iniziale della memoria DDR come 0x00000000 poiché il bootloader/motore di avvio esegue la rimappatura della memoria DDR da 0xA0000000 a 0x00000000. Lo script del linker crea un'immagine dell'applicazione con istruzioni, dati e sezioni BSS in memoria il cui indirizzo iniziale è 0x00000000. Un semplice diodo a emissione di luce (LED) lampeggiante, un timer e un'immagine dell'applicazione di generazione di interruzioni basata su interruttori file è previsto per questa demo.

Caricatore flash SPI
Il caricatore flash SPI è implementato per caricare la memoria flash SPI integrata con l'immagine eseguibile dell'applicazione di destinazione dal PC host tramite l'interfaccia MMUART_0. Il processore Cortex-M3 crea un buffer per i dati provenienti dall'interfaccia MMUART_0 e avvia il DMA periferico (PDMA) per scrivere i dati bufferizzati nella flash SPI tramite MSS_SPI0.

Esecuzione della demo
La demo mostra come caricare l'immagine dell'applicazione nella flash SPI ed eseguirla da memorie DDR esterne. Fornisce un exampimmagine dell'applicazione “sample_image_DDR3.bin”. Questa immagine mostra i messaggi di benvenuto e il messaggio di interruzione del timer sulla console seriale e fa lampeggiare i LED1 e LED8 sul kit di sviluppo avanzato SmartFusion2. Per visualizzare i messaggi di interruzione GPIO sulla console seriale, premere l'interruttore SW2 o SW3.

Impostazione del progetto demo
I passaggi seguenti descrivono come configurare la demo per la scheda SmartFusion2 Advanced Development Kit:

1. Collegare il PC host al connettore J33 utilizzando il cavo da USB A a mini-B. I driver del bridge da USB a UART vengono rilevati automaticamente. Verificare se il rilevamento viene effettuato in Gestione dispositivi come mostrato nella Figura 7.
2. Se i driver USB non vengono rilevati automaticamente, installare il driver USB.
3. Per la comunicazione terminale seriale tramite il cavo mini USB FTDI, installare il driver FTDI D2XX. Scarica i driver e la guida all'installazione da:
   http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
   Figura 7 • Driver Bridge da USB a UART
   
4. Collegare i ponticelli sulla scheda del kit di sviluppo avanzato SmartFusion2, come mostrato nella Tabella 2.
   Attenzione: Spegnere l'interruttore di alimentazione, SW7 mentre si collegano i ponticelli.
   Tabella 2 • Impostazioni dei ponticelli del kit di sviluppo avanzato SmartFusion2

   Maglione	Perno (da)	Perno (A)	Commenti
   J116, J353, J354, J54	1	2	Queste sono le impostazioni predefinite dei ponticelli della scheda del kit di sviluppo avanzato. Assicurati che questi ponticelli siano impostati di conseguenza.
   J123	2	3
   J124, J121, J32	1	2	JTAG programmazione tramite FTDI
   J118, J119	1	2	Programmazione SPI Flash

5. Nel kit di sviluppo avanzato SmartFusion2, collegare l'alimentatore al connettore J42.
   La Figura 8. mostra la configurazione della scheda per l'esecuzione del code shadowing dalla flash SPI alla demo DDR3 sul kit di sviluppo avanzato SmartFusion2.
   Figura 8 • Installazione del kit di sviluppo avanzato SmartFusion2
   

SPI Flash Loader e GUI dimostrativa di code shadowing
La GUI è necessaria per eseguire la demo del code shadowing. SPI Flash Loader e Code Shadowing Demo GUI è una semplice interfaccia utente grafica che viene eseguita sul PC host per programmare il flash SPI ed esegue la demo di code shadowing sul kit di sviluppo avanzato SmartFusion2. UART è un protocollo di comunicazione tra il PC host e il kit di sviluppo avanzato SmartFusion2. Fornisce inoltre la sezione della console seriale per stampare i messaggi di debug ricevuti dall'applicazione tramite l'interfaccia UART.
La Figura 9. mostra la finestra Demo di SPI Flash Loader e Code Shadowing.
Figura 9 • Finestra SPI Flash Loader e Code Shadowing Demo

La GUI supporta le seguenti funzionalità:

• Programma SPI Flash: programma l'immagine file nel flash SPI.
• Program e Code Shadowing da SPI Flash a DDR: programma l'immagine file in SPI flash, lo copia nella memoria DDR e avvia l'immagine dalla memoria DDR.
• Program e Code Shadowing da SPI Flash a SDR: programma l'immagine file in SPI flash, lo copia nella memoria SDR e avvia l'immagine dalla memoria SDR.
• Code Shadowing su DDR: copia l'immagine esistente file dal flash SPI alla memoria DDR e avvia l'immagine dalla memoria DDR.
• Code Shadowing su SDR: copia l'immagine esistente file dal flash SPI alla memoria SDR e avvia l'immagine dalla memoria SDR. Fare clic su Guida per ulteriori informazioni sulla GUI.

Esecuzione del progetto demo per Multi-Stage Metodo di processo di avvio
I passaggi seguenti descrivono come eseguire la progettazione demo per multi-stage metodo di processo di avvio:

1. Accendere l'interruttore di alimentazione, SW7.
2. Programmare il dispositivo SmarFusion2 SoC FPGA con la programmazione file previsto nel disegno files (SF2_CodeShadowing_DDR3_DF\Programmazione Files\MultiStageBoot_meothod\CodeShadowing_top.stp utilizzando il software di progettazione FlashPro).
3. Avvia l'eseguibile GUI Flash Loader e Code Shadowing Demo file disponibile nel disegno files (SF2_CodeShadowing_DDR3_DF\GUI eseguibile\SF2_FlashLoader.exe).
4. Selezionare la porta COM appropriata (a cui puntano i driver seriali USB) dall'elenco a discesa Porta COM.
5. Fare clic su Connetti. Dopo aver stabilito la connessione, Connetti cambia in Disconnetti.
6. Fare clic su Sfoglia per selezionare l'example immagine eseguibile di destinazione file fornito con il disegno files
   (SF2_CodeShadowing_DDR3_DF/Sample Immagini/i dell'applicazioneample_immagine_DDR3.bin).
   Nota: Per generare l'immagine dell'applicazione bin file, vedere “Appendice: Generazione di file eseguibili File" a pagina 25.
7. Mantieni l'indirizzo iniziale della memoria flash SPI come predefinito a 0x00000000.
8. Selezionare l'opzione Program and Code Shadowing da SPI Flash a DDR.
9. Fare clic su Avvia come mostrato nella Figura 10 per caricare l'immagine eseguibile in SPI flash e code shadowing dalla memoria DDR.
   Figura 10 • Avvio della Demo
   
10. Se il dispositivo SmartFusion2 SoC FPGA è programmato con un STAPL file in cui MDDR non è configurato per la memoria DDR, mostra un messaggio di errore, come mostrato nella Figura 11.
    Figura 11 • Dispositivo errato o messaggio di opzione
    
11. La sezione della console seriale sulla GUI mostra i messaggi di debug e inizia a programmare il flash SPI dopo aver cancellato correttamente il flash SPI. La Figura 12 mostra lo stato della scrittura flash SPI
    Figura 12 • Caricamento Flash
    
12. Dopo aver programmato correttamente il flash SPI, il bootloader in esecuzione su SmartFusion2 SoC FPGA copia l'immagine dell'applicazione dal flash SPI alla memoria DDR e avvia l'immagine dell'applicazione. Se l'immagine fornita sample_image_DDR3.bin è selezionato, la console seriale mostra i messaggi di benvenuto, i messaggi di interruzione del cambio e di interruzione del timer come mostrato nella Figura 13 a pagina 18 e nella Figura 14 a pagina 18. Una sequenza di LED in esecuzione viene visualizzata da LED1 a LED8 su SmartFusion2 Advanced Development Kit.
13. Premere gli interruttori SW2 e SW3 per visualizzare i messaggi di interruzione sulla console seriale.
    Figura 13 • Esecuzione dell'immagine dell'applicazione di destinazione dalla memoria DDR3
    Figura 14 • Timer e messaggi di interruzione nella console seriale
    

Esecuzione della progettazione del metodo del motore di avvio dell'hardware
I passaggi seguenti descrivono come eseguire la progettazione del metodo del motore di avvio hardware:

1. Accendere l'interruttore di alimentazione, SW7.
2. Programmare il dispositivo SmarFusion2 SoC FPGA con la programmazione file previsto nel disegno files (SF2_CodeShadowing_DDR3_DF\Programmazione
   Files\HWBootEngine_method\CodeShadowing_Fabric.stp utilizzando il software di progettazione FlashPro).
3. Per programmare la SPI Flash portare il DIP switch SW5-1 in posizione ON. Questa selezione consente di avviare Cortex-M3 da eNVM. Premere SW6 per ripristinare il dispositivo SmartFusion2.
4. Avvia l'eseguibile GUI Flash Loader e Code Shadowing Demo file disponibile nel disegno files (SF2_CodeShadowing_DDR3_DF\GUI eseguibile\SF2_FlashLoader.exe).
5. Selezionare la porta COM appropriata (a cui puntano i driver seriali USB) dall'elenco a discesa Porta COM.
6. Fare clic su Connetti. Dopo aver stabilito la connessione, Connetti cambia in Disconnetti.
7. Fare clic su Sfoglia per selezionare l'example immagine eseguibile di destinazione file fornito con il disegno files
   (SF2_CodeShadowing_DDR3_DF/Sample Immagini/i dell'applicazioneample_immagine_DDR3.bin).
   Nota: Per generare l'immagine dell'applicazione bin file, vedere “Appendice: Generazione di file eseguibili File" a pagina 25.
8. Seleziona l'opzione Hardware Boot Engine in Code Shadowing Method.
9. Selezionare l'opzione Programma SPI Flash dal menu Opzioni.
10. Fare clic su Start, come mostrato nella Figura 15 per caricare l'immagine eseguibile nella flash SPI.
    Figura 15 • Avvio della Demo
    
11. La sezione Console seriale sulla GUI mostra i messaggi di debug e lo stato della scrittura flash SPI, come mostrato nella Figura 16.
    Figura 16 • Caricamento Flash
    
12. Dopo aver programmato correttamente il flash SPI, spostare l'interruttore DIP SW5-1 in posizione OFF. Questa selezione consente di avviare il processore Cortex-M3 dalla memoria DDR.
13. Premere SW6 per ripristinare il dispositivo SmartFusion2. Il motore di avvio copia l'immagine dell'applicazione dalla memoria flash SPI alla memoria DDR e rilascia reset su Cortex-M3, che avvia l'immagine dell'applicazione dalla memoria DDR. Se l'immagine fornita “sample_image_DDR3.bin” viene caricato nella memoria flash SPI, la console seriale mostra i messaggi di benvenuto, i messaggi di interruzione del cambio (premere SW2 o SW3) e di interruzione del timer come mostrato nella Figura 17 e viene visualizzato un modello di LED in esecuzione da LED1 a LED8 su SmartFusion2 Advanced Kit di sviluppo.
    Figura 17 • Esecuzione dell'immagine dell'applicazione di destinazione dalla memoria DDR3
    

Conclusione
Questa demo mostra la capacità del dispositivo FPGA SoC SmartFusion2 di interfacciarsi con la memoria DDR e di eseguire l'immagine eseguibile dalla memoria DDR mediante lo shadowing del codice dal dispositivo di memoria flash SPI. Mostra inoltre due metodi di implementazione del code shadowing sul dispositivo SmartFusion2.

Appendice: configurazioni DDR3

Le seguenti figure mostrano le impostazioni di configurazione DDR3.
Figura 18 • Impostazioni generali di configurazione DDR

Figura 19 • Impostazioni di inizializzazione della memoria DDR

Figura 20 • Impostazioni temporizzazione memoria DDR

Appendice: Generazione di file eseguibili File

Il cestino eseguibile file è necessario per programmare il flash SPI per l'esecuzione della demo di code shadowing. Per generare l'eseguibile bin file da “sample_image_DDR3” Soft Console, eseguire i seguenti passaggi:

1. Crea il progetto Soft Console con lo script del linker production-execute-in-place-external DDR.
2. Aggiungere il percorso di installazione di Soft Console, ad esample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, alle 'Variabili d'ambiente' come mostrato nella Figura 21.
   Figura 21 • Aggiunta del percorso di installazione della console software
   
3. Fare doppio clic sul batch file Bidone-File-Generator.bat situato in:
   SoftConsole/CodeShadowing_MSS_CM3/Sampcartella le_image_DDR3, come mostrato nella Figura 22.
   Figura 22 • Cestino File Generatore
   
4. Il cestino-File-Generatore crea sample_immagine_DDR3.bin file.

Cronologia delle revisioni

La tabella seguente mostra le modifiche importanti apportate a questo documento per ciascuna revisione.

Revisione	Cambiamenti
Revisione 7 (Marzo 2016)	Aggiornato il documento relativo alla release del software Libero SoC v11.7 (SAR 77816).
Revisione 6 (Ottobre 2015)	Aggiornato il documento relativo alla release del software Libero SoC v11.6 (SAR 72424).
Revisione 5 (Settembre 2014)	Aggiornato il documento relativo alla release del software Libero SoC v11.4 (SAR 60592).
Revisione 4 (Maggio 2014)	Aggiornato il documento relativo alla release del software Libero SoC 11.3 (SAR 56851).
Revisione 3 (Dicembre 2013)	Aggiornato il documento relativo alla release del software Libero SoC v11.2 (SAR 53019).
Revisione 2 (Maggio 2013)	Aggiornato il documento relativo alla release del software Libero SoC v11.0 (SAR 47552).
Revisione 1 (Marzo 2013)	Aggiornato il documento relativo alla release del software Libero SoC v11.0 beta SP1 (SAR 45068).

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Documenti / Risorse

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Riferimenti

• Manuale d'uso