Scheda di sviluppo FPGA ALINX AC7Z020 ZYNQ7000

Informazioni sul prodotto

La scheda di sviluppo FPGA ZYNQ7000 è una scheda di sviluppo che presenta il chip XC7Z100-1CLG400I, che fa parte della serie ZYNQ7000. Dispone di un processore applicativo ARM dual-core basato su CortexA9 con una velocità di clock fino a 800 MHz, 256 KB di RAM su chip e un'interfaccia di archiviazione esterna che supporta l'interfaccia DDR16, DDR32 a 2/3 bit. La scheda dispone inoltre di supporto per due NIC Gigabit, due interfacce USB 2.0 OTG, due interfacce bus CAN2.0B, due schede SD, SDIO, controller compatibili MMC, 2 SPI, 2 UART, 2 interfacce I2C e 4 coppie di GPIO a 32 bit. La scheda ha una scheda centrale (AC7Z010) che utilizza due chip DDR41 MT128K16M107TW-3 di Micron con una capacità combinata di 256 MB e una larghezza del bus dati di 32 bit. La scheda dispone inoltre di LED utente, chiavi utente, header di espansione, JTAG porta di debug e alimentazione.

Istruzioni per l'uso del prodotto

Per utilizzare la scheda di sviluppo FPGA ZYNQ7000, attenersi alla seguente procedura:

1. Collegare l'alimentatore alla scheda.
2. Collega la scheda al computer utilizzando un cavo USB.
3. Installa tutti i driver necessari per la scheda sul tuo computer.
4. Apri il tuo ambiente di sviluppo software e crea un nuovo progetto.
5. Configura le impostazioni del tuo progetto per utilizzare la scheda di sviluppo FPGA ZYNQ7000.
6. Scrivi il tuo codice e compilalo.
7. Carica il codice compilato sulla scheda utilizzando JTAG porta di debug.
8. Metti alla prova il tuo codice sulla lavagna.

Nota: Fare riferimento al manuale utente per informazioni più dettagliate sulle caratteristiche e sull'utilizzo della scheda.

Record di versione

Versione	Data	Rilasciato da	Descrizione
Rev 1.0	Numero di telefono: 2019-12-15	Rachele Zhou	Prima versione

Scheda centrale AC7Z010

Introduzione alla scheda centrale AC7Z010

• AC7Z010 (modello della scheda principale, lo stesso sotto) La scheda principale FPGA, il chip ZYNQ si basa su XC7Z010-1CLG400I della serie ZYNQ7000 della società XILINX. Il sistema PS del chip ZYNQ integra due processori ARM CortexTM-A9, interconnessioni AMBA®, memoria interna, interfacce di memoria esterna e periferiche. L'FPGA del chip ZYNQ contiene una vasta gamma di celle logiche programmabili, DSP e RAM interna.
• Questa scheda principale utilizza due chip DDR41 MT128K16M107TW-3 di Micron, ciascuno dei quali ha una capacità di 256 MB; i due chip DDR si combinano per formare una larghezza del bus dati di 32 bit e la frequenza di clock di lettura e scrittura dei dati tra ZYNQ e DDR3 Fino a 533 Mhz; questa configurazione può soddisfare le esigenze di elaborazione dati ad alta larghezza di banda del sistema
• Per il collegamento con la scheda portante, i due connettori scheda-scheda di questa scheda principale vengono estesi con porte USB sul lato PS, interfacce Gigabit Ethernet, slot per scheda SD e altre porte MIO rimanenti (48). Oltre a quasi tutte le porte IO (100) di BANK13 (solo per AC7Z010), BAN34 e BANK35 sul lato PL, i livelli IO di BANK34 e BANK35 possono essere forniti tramite la scheda portante per soddisfare le esigenze degli utenti per interfacce di livello diverso. Per gli utenti che necessitano di molto I/O, questa scheda madre sarà una buona scelta. E la parte di connessione IO, il chip ZYNQ all'interfaccia tra l'elaborazione uguale e differenziale, e la dimensione della scheda centrale è di soli 35 * 42 (mm), che è molto adatta per lo sviluppo secondario.

Chip ZYNQ

La scheda centrale FPGA AC7Z010 utilizza il chip della serie Zynq7000 di Xilinx, modulo XC7Z010-1CLG400I. Il sistema PS del chip integra due processori ARM Cortex™-A9, interconnessioni AMBA®, memoria interna, interfacce di memoria esterna e periferiche. Queste periferiche includono principalmente interfaccia bus USB, interfaccia Ethernet, interfaccia SD/SDIO, interfaccia bus I2C, interfaccia bus CAN, interfaccia UART, GPIO ecc. Il PS può funzionare in modo indipendente e avviarsi all'accensione o al ripristino. La Figura 2-2-1 descrive in dettaglio il diagramma a blocchi generale del chip ZYNQ7000.

I parametri principali della parte del sistema PS sono i seguenti:

• Processore applicativo ARM dual-core basato su CortexA9, architettura ARM-v7, fino a 800 MHz
• 32 KB di istruzioni di livello 1 e cache dati per CPU, 512 KB di cache di livello 2 2 condivisioni CPU
• ROM di avvio su chip e 256 KB di RAM su chip
• Interfaccia di archiviazione esterna, supporto DDR16 a 32/2 bit, interfaccia DDR3
• Supporto per due NIC Gigabit: interfaccia DMA, GMII, RGMII, SGMII divergente-aggregata
• Due interfacce USB 2.0 OTG, ciascuna con supporto fino a 12 nodi
• Due interfacce bus CAN2.0B
• Due schede SD, SDIO, controller compatibili MMC
• 2 SPI, 2 UART, 2 interfacce I2C
• 4 coppie di GPIO a 32 bit, 54 (32 + 22) come IO di sistema PS, 64 collegate a PL
• Connessione ad alta larghezza di banda all'interno di PS e PS a PL

I parametri principali della parte logica PL sono i seguenti:

• Celle logiche: 28K
• Tabelle di ricerca (LUT): 17600
• Infradito: 35,200
• 18x25MACC: 80
• Blocco RAM: 240KB
• Due convertitori AD per on-chip voltage, rilevamento della temperatura e fino a 17 canali di ingresso differenziali esterni, 1 MBPS
• Il grado di velocità del chip XC7Z100-1CLG400I è -1, grado industriale, il pacchetto è BGA400, il passo dei pin è 0.8 mm, la definizione del modello di chip specifico della serie ZYNQ7000 è mostrata nella Figura 2-2-2

Memoria RAM DDR3

• La scheda centrale FPGA AC7Z010 è dotata di due chip SDRAM DDR3 Micron (1 GB in totale), modello MT41K128M16TW-107 (compatibile con Hynix
• H5TQ2G63AFR-PBI). La larghezza totale del bus della SDRAM DDR3 è di 32 bit. La SDRAM DDR3 funziona a una velocità massima di 533 MHz (velocità dati 1066 Mbps). Il sistema di memoria DDR3 è direttamente collegato all'interfaccia di memoria del BANK 502 del ZYNQ Processing System (PS). La configurazione specifica della SDRAM DDR3 è mostrata nella Tabella 2-3-1 di seguito:

Numero di bit	Modello di chip	Capacità	Fabbrica
U8,U9	MT41K128M16TW-107	256 M x 16 bit	Micron

Tabella 2-3-1: Configurazione SDRAM DDR3

La progettazione hardware di DDR3 richiede una rigorosa considerazione dell'integrità del segnale. Abbiamo preso in considerazione completamente la resistenza di corrispondenza del resistore/terminale, il controllo dell'impedenza della traccia e il controllo della lunghezza della traccia nella progettazione del circuito e nella progettazione del PCB per garantire un funzionamento stabile e ad alta velocità di DDR3.

Assegnazione pin DRAM DDR3:

Nome del segnale	ZYNQ Pin Nome	Numero PIN ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_NOI	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

Flash QSPI

La scheda core FPGA AC7Z010 è dotata di un chip FLASH Quad-SPI da 256 MBit, il modello flash è W25Q256FVEI, che utilizza il CMOS vol da 3.3 Vtage standard. A causa della natura non volatile di QSPI FLASH, può essere utilizzato come dispositivo di avvio del sistema per memorizzare l'immagine di avvio del sistema. Queste immagini includono principalmente bit FPGA files, codice dell'applicazione ARM e altri dati utente fileS. I modelli specifici e i relativi parametri di QSPI FLASH sono mostrati nella Tabella 2-4-1.

Posizione	Modello	Capacità	Fabbrica
Minore 15	W25Q256FVEI	32Mbyte	Vincere

Tabella 2-4-1: Specifiche QSPI FLASH
QSPI FLASH è collegato alla porta GPIO del BANK500 nella sezione PS del chip ZYNQ. Nella progettazione del sistema, le funzioni della porta GPIO di queste porte PS devono essere configurate come interfaccia QSPI FLASH. La Figura 2-4-1 mostra la QSPI Flash nello schema.

Configura le assegnazioni dei pin del chip:

Nome del segnale	ZYNQ Pin Nome	Numero PIN ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Configurazione dell'orologio

La scheda madre AC7Z010 fornisce un orologio attivo per il sistema PS, in modo che il sistema PS possa funzionare in modo indipendente.
Sorgente orologio del sistema PS
Il chip ZYNQ fornisce un ingresso di clock da 33.333333 MHz per la parte PS attraverso il cristallo X1 sulla scheda principale. L'ingresso dell'orologio è collegato al pin PS_CLK_500 del chip ZYNQ BANK500. Il suo diagramma schematico è mostrato nella Figura 2-5-1:

Assegnazione pin orologio:

Nome del segnale	Pin ZYNQ
PS_CLK_500	E7

Alimentazione elettrica
Il volume dell'alimentatoretage della scheda principale AC7Z010 è DC5V, che viene fornito collegando la scheda portante. Inoltre, l'alimentazione di BANK34 e BANK35 è fornita anche attraverso la scheda carrier. Il diagramma schematico del progetto dell'alimentatore sulla scheda principale è mostrato nella Figura 2-6-1:

La scheda di sviluppo FPGA è alimentata da + 5 V e viene convertita in + 1.0 V, + 1.8 V, + 1.5 V, + 3.3 V quattro alimentatori tramite quattro chip di alimentazione CC / CC. La corrente di uscita di + 1.0 V può raggiungere 6 A, + 1.8 V e + 1.5 V di corrente di uscita è 3 A, + 3.3 V di corrente di uscita è 500 mA. J29 ha anche 4 pin ciascuno per fornire alimentazione a FPGA BANK34 e BANK35. L'impostazione predefinita è 3.3 V. Gli utenti possono modificare la potenza di BANK34 e BANK35 cambiando VCCIO34 e VCCIO35 sul backplane. 1.5 V genera il VTT e VREF voltages richiesto da DDR3 tramite TPS51206 di TI. Le funzioni di ciascuna distribuzione di potenza sono riportate nella tabella seguente:

Alimentazione elettrica	Funzione
+1.0V	ZYNQ sezione PS e PL Core Voltage
+1.8V	ZYNQ PS e PL ausiliario parziale voltage BANCA501 IO voltage
+3.3V	ZYNQ Bank0,Bank500,QSIP FLASH Orologio in cristallo

+1.5V	DDR3, Banca ZYNQ501
VREF, VTT (+0.75 V)	DDR3
VCCIO34/35	Banca34, Banca35

Poiché l'alimentatore dell'FPGA ZYNQ ha i requisiti della sequenza di accensione, nella progettazione del circuito abbiamo progettato in base ai requisiti di alimentazione del chip. La sequenza di accensione è +1.0 V->+1.8 V->(+1.5 V, +3.3 V, VCCIO) per garantire il normale funzionamento del chip. Poiché gli standard di livello di BANK34 e BANK35 sono determinati dall'alimentazione fornita dalla scheda portante, il massimo è 3.3 V. Quando si progetta la scheda portante per fornire l'alimentazione VCCIO34 e VCCIO35 alla scheda centrale, la sequenza di accensione è più lenta di + 5 V.

AC7Z010 Dimensioni della scheda principale

Assegnazione dei pin dei connettori scheda-scheda
La scheda principale ha un totale di due porte di espansione ad alta velocità. Utilizza due connettori inter-scheda a 120 pin (J29/J30) per il collegamento alla scheda portante. La spaziatura PIN del connettore da scheda a scheda è di 0.5 mm, tra questi, J29 è collegato a alimentazione a 5 V, ingresso di alimentazione VCCIO, alcuni segnali IO e JTAG segnali e J30 è collegato ai rimanenti segnali IO e MIO. Il livello IO di BANK34 e BANK35 può essere modificato regolando l'ingresso VCCIO sul connettore, il livello più alto non supera 3.3 V. La scheda portante AX7Z010 che abbiamo progettato è 3.3 V per impostazione predefinita. Tieni presente che l'IO di BANK13 non lo è

Assegnazione dei pin del connettore da scheda a scheda J29

Perno J29	Segnale  Nome	Pin ZYNQ Numero	Perno J29	Nome del segnale	Pin ZYNQ Numero
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	Terra	–	10	Terra	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	Terra	–	20	Terra	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	Minore 20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	Terra	–	30	Terra	–
31	IO34_L9N	Minore 17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	Minore 19	36	IO34_L3P	Minore 13
37	IO34_L12P	Minore 18	38	IO34_L3N	V13
39	Terra	–	40	Terra	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	Terra	–	50	Terra	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	Terra	–	60	Terra	–

61	IO34_L19N	R17	62	IO34_L11N	Minore 15
63	IO34_L19P	R16	64	IO34_L11P	Minore 14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	Terra	–	70	Terra	–
71	IO34_L4P	V12	72	IO34_L2N	Minore 12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	Terra	–	80	Terra	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	Terra	–	90	Terra	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	Terra	–	100	Terra	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	Minore 10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	Terra	–	110	Terra	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_FATTO	R11

Assegnazione dei pin del connettore da scheda a scheda J30

Perno J30	Nome del segnale	Pin ZYNQ Numero	Perno J30	Nome del segnale	ZYNQ Numero PIN
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	Terra	T13	10	Terra	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	Terra	T13	20	Terra	T13
21	IO35_L8P	Numero di modello: M17	22	IO35_L9N	L20
23	IO35_L8N	Numero di modello: M18	24	IO35_L9P	L19
25	IO35_L7P	Numero di modello: M19	26	IO35_L6P	F16
27	IO35_L7N	Numero di modello: M20	28	IO35_L6N	F17
29	Terra	T13	30	Terra	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	Terra	T13	40	Terra	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	Terra	T13	50	Terra	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	Numero di modello: M14
57	IO35_L22P	L14	58	IO35_L23N	Numero di modello: M15
59	Terra	T13	60	Terra	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	Terra	T13	70	Terra	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	Terra	T13	80	Terra	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	Terra	T13	90	Terra	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	Terra	T13	100	Terra	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	Terra	T13	110	Terra	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

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Documenti / Risorse

Scheda di sviluppo FPGA ALINX AC7Z020 ZYNQ7000 [pdf] Manuale d'uso AC7Z020, AC7Z020 Scheda di sviluppo FPGA ZYNQ7000, Scheda di sviluppo FPGA ZYNQ7000, Scheda di sviluppo FPGA, Scheda di sviluppo, Scheda

Riferimenti

• Manuale d'uso