Scheda di sviluppo FPGA AX7203
Informazioni sul prodotto
Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203
| Versione | Rev 1.2 |
|---|---|
| Data | Numero di telefono: 2023-02-23 |
| Rilasciato da | Rachele Zhou |
| Descrizione | Prima versione |
Parte 1: Introduzione alla scheda di sviluppo FPGA
La scheda di sviluppo FPGA AX7203 è una scheda centrale + supporto
piattaforma di bordo che consente un comodo sviluppo secondario
utilizzando la scheda centrale. Utilizza un'interscheda ad alta velocità
connettore tra la scheda centrale e la scheda portante.
La carrier board AX7203 fornisce varie interfacce periferiche,
tra cui:
- 1 interfaccia PCIex4
- 2 interfacce Gigabit Ethernet
- 1 interfaccia di uscita HDMI
- 1 interfaccia di ingresso HDMI
- 1 interfaccia Uart
- 1 slot per schede SD
- Interfaccia connettore XADC (non installata per impostazione predefinita)
- Basetta di espansione a 2 pin a 40 vie
- Alcune chiavi
- GUIDATO
- Circuito EEPROM
Parte 2: Introduzione alla scheda principale AC7200
La scheda centrale AC7200 si basa sulla serie ARTIX-7 200T di XILINX
AC7200-2FGG484I. È un pannello centrale ad alte prestazioni adatto a
comunicazione dati ad alta velocità, elaborazione di immagini video e
acquisizione dati ad alta velocità.
Le caratteristiche principali della scheda centrale AC7200 includono:
- Due pezzi di chip DDR41 MT256J16M125HA-3 di MICRON con a
capacità di 4 Gbit ciascuno, fornendo una larghezza del bus dati a 32 bit e fino a
Larghezza di banda dati in lettura/scrittura da 25 Gb tra FPGA e DDR3. - 180 porte IO standard di livello 3.3 V
- 15 porte IO standard di livello 1.5 V
- 4 coppie di segnali differenziali RX/TX ad alta velocità GTP
- Uguale lunghezza e routing di elaborazione differenziale tra i file
Chip FPGA e interfaccia - Dimensioni compatte di 45*55 (mm)
Istruzioni per l'uso del prodotto
Per utilizzare la scheda di sviluppo FPGA ARTIX-7 AX7203, seguire queste istruzioni
passaggi:
- Collegare la scheda centrale e la scheda portante utilizzando l'alta velocità
connettore tra schede. - Se necessario, installare l'interfaccia XADC utilizzando il file fornito
connettore. - Collegare le periferiche desiderate alle interfacce disponibili su
la scheda portante, come i dispositivi PCIex4, Gigabit Ethernet
dispositivi, dispositivi HDMI, dispositivi Uart, schede SD o esterni
intestazioni di espansione. - Accendere la scheda di sviluppo utilizzando l'alimentazione adeguata
fornitura.
Scheda di sviluppo FPGA ARTIX-7
AX7203
Manuale d'uso
Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203
Record di versione
Versione Rev 1.2
Data 2023-02-23
Rilascio di Rachel Zhou
Descrizione Prima versione
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Sommario
Registrazione della versione …………………..…………..…………………..2 Parte 1: Introduzione alla scheda di sviluppo FPGA …………… …………… 6 Parte 2: Introduzione alla scheda principale AC7200 ……………………………..9
Parte 2.1: Chip FPGA ……………………………………………………………………… 10 Parte 2.2: Cristallo differenziale attivo …………… …………..12 Parte 2.3: Orologio differenziale attivo da 200 Mhz ………………12 Parte 2.4: Cristallo differenziale attivo da 148.5 Mhz …………….. 13 Parte 2.5: DDR3 DRAM ……………………………………………………………………15 Parte 2.6: QSPI Flash ……………… …………………19 Parte 2.7: Luce LED sulla scheda madre ……………………………. 21 Parte 2.8: Pulsante Reset …………………………………………………………………… 22 Parte 2.9: JTAG Interfaccia …………………………………………………………… 23 Parte 2.10: Interfaccia di potenza sulla scheda centrale ……………. 24 Parte 2.11: Connettori scheda-scheda ………………….. 25 Parte 2.12: Alimentazione ………………… …………32 Parte 2.13: Diagramma della struttura ……………………………………..33 Parte 3: Scheda portante ………… …………………. 34 Parte 3.1: Introduzione alla scheda portante ………………… 34 Parte 3.2: Interfaccia Gigabit Ethernet ………………… 35 Parte 3.3: Interfaccia PCIe x4 ……………………………………….. 38 Parte 3.4: Interfaccia di uscita HDMI ………………… ………….40 Parte 3.5: Interfaccia di ingresso HDMI ……………………………………42 Parte 3.6: Slot per scheda SD …………… …………… 44 Parte 3.7: Porta da USB a seriale ……………………………………….45 Parte 3.8: EEPROM 24LC04 … …………………………………….47 Parte 3.9: Intestazione di espansione ……………………………………….. 48 Parte 3.10:JTAG Interfaccia ………………….. 51
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Parte 3.11: interfaccia XADC (non installata di default) ………….. 52 Parte 3.12: tasti ……………………………………………………………… …………53 Parte 3.13: Luce LED ……………………………………………………………………… 54 Parte 3.14: Alimentazione …………… ………………55
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Questa piattaforma di sviluppo FPGA ARTIX-7 (modulo: AX7203) adotta la modalità scheda principale + scheda portante, che è comoda per gli utenti che utilizzano la scheda principale per lo sviluppo secondario.
Nella progettazione della scheda portante, abbiamo esteso una vasta gamma di interfacce per gli utenti, come 1 interfaccia PCIex4, 2 interfacce Gigabit Ethernet, 1 interfaccia di uscita HDMI, 1 interfaccia di ingresso HDMI, interfaccia Uart, slot per scheda SD ecc. Soddisfa i requisiti dell'utente per lo scambio dati PCIe ad alta velocità, l'elaborazione della trasmissione video e il controllo industriale. È una piattaforma di sviluppo FPGA ARTIX-7 “versatile”. Fornisce la possibilità di trasmissione video ad alta velocità, pre-convalida e post-applicazione della comunicazione di rete e fibra e dell'elaborazione dei dati. Questo prodotto è molto adatto a studenti, ingegneri e altri gruppi impegnati nello sviluppo ARTIX-7FPGA.
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Parte 1: Introduzione alla scheda di sviluppo FPGA
L'intera struttura della scheda di sviluppo FPGA AX7203 è ereditata dal nostro modello coerente di scheda madre + scheda portante. Tra la scheda centrale e la scheda portante viene utilizzato un connettore interscheda ad alta velocità.
La scheda centrale è composta principalmente da FPGA + 2 DDR3 + QSPI FLASH, che svolge le funzioni di elaborazione dati ad alta velocità e archiviazione di FPGA, lettura e scrittura di dati ad alta velocità tra FPGA e due DDR3, larghezza del bit di dati è di 32 bit, e la larghezza di banda dell'intero sistema arriva fino a 25 Gb. /s(800M*32bit); Le due capacità DDR3 arrivano fino a 8Gbit, il che soddisfa la necessità di buffer elevati durante l'elaborazione dei dati. L'FPGA selezionato è il chip XC7A200T della serie ARTIX-7 di XILINX, nel pacchetto BGA 484. La frequenza di comunicazione tra XC7A200T e DDR3 raggiunge i 400 Mhz e la velocità dei dati è di 800 Mhz, soddisfacendo pienamente le esigenze di elaborazione dei dati multicanale ad alta velocità. Inoltre, l'FPGA XC7A200T è dotato di quattro ricetrasmettitori GTP ad alta velocità con velocità fino a 6.6 Gb/s per canale, che lo rendono ideale per le comunicazioni in fibra ottica e le comunicazioni dati PCIe.
La scheda portante AX7203 espande la sua ricca interfaccia periferica, tra cui 1 interfaccia PCIex4, 2 interfacce Gigabit Ethernet, 1 interfaccia di uscita HDMI, 1 interfaccia di ingresso HDMI, 1 interfaccia Uart, 1 slot per scheda SD, interfaccia connettore XADC, espansione a 2 pin a 40 vie header, alcuni tasti, LED e circuito EEPROM.
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Figura 1-1-1: Il diagramma schematico dell'AX7203 Attraverso questo diagramma, è possibile vedere le interfacce e le funzioni che contiene la scheda di sviluppo FPGA AX7203: Scheda core FPGA Artix-7
La scheda principale è composta da XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Sono presenti due cristalli differenziali Sitime LVDS ad alta precisione, uno a 200 MHz e l'altro a 125 MHz, che forniscono un ingresso clock stabile per sistemi FPGA e moduli GTP. Interfaccia PCIe x1 a 4 canale Supporta lo standard PCI Express 2.0, fornisce interfaccia di trasmissione dati ad alta velocità PCIe x4, velocità di comunicazione a canale singolo fino a 5 GBaud Interfaccia Gigabit Ethernet a 2 canali Interfaccia RJ-45 Il chip di interfaccia Gigabit Ethernet utilizza il chip PHY Ethernet KSZ9031RNX di Micrel per fornire servizi di comunicazione di rete agli utenti.
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Il chip KSZ9031RNX supporta velocità di trasmissione di rete 10/100/1000 Mbps; full duplex e adattivo. Interfaccia di uscita HDMI a 1 canale Il chip di codifica HDMI SIL9134 di Silion Image è selezionato per supportare un'uscita fino a 1080P a 60Hz e supportare l'uscita 3D. Interfaccia di ingresso HDMI a 1 canale È stato selezionato il chip decodificatore HDMI SIL9013 di Silion Image, che supporta l'ingresso fino a 1080P a 60 Hz e supporta l'uscita dati in diversi formati. Interfaccia da Uart a USB a 1 canale 1 interfaccia da Uart a USB per la comunicazione con il computer per il debug dell'utente. Il chip della porta seriale è il chip USB-UAR di Silicon Labs CP2102GM e l'interfaccia USB è l'interfaccia MINI USB. Porta scheda Micro SD Porta scheda Micro SD a 1 porta, supporta la modalità SD e la modalità SPI EEPROM Integrata un'interfaccia IIC EEPROM 24LC04 Porta di espansione a 2 pin a 40 vie La porta di espansione a 2 pin a 40 vie con passo da 2.54 mm può essere collegata a vari ALINX moduli (fotocamera binoculare, schermo LCD TFT, modulo AD ad alta velocità, ecc.). La porta di espansione contiene un alimentatore da 1 V a 5 canale, un alimentatore da 2 V a 3.3 canali, terra a 3 vie, porta 34 IO. JTAG Interfaccia A 10 pin standard con spaziatura di 0.1 pollici JTAG porte per il download e il debug del programma FPGA. chiavi 2 chiavi; 1 tasto di reset (sulla scheda centrale) Luce LED 5 LED utente (1 sulla scheda centrale e 4 sulla scheda portante)
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Parte 2: Introduzione alla scheda principale AC7200
AC7200 (modello della scheda centrale, la stessa sotto) Scheda centrale FPGA, si basa sulla serie ARTIX-7 200T AC7200-2FGG484I di XILINX. È una scheda madre ad alte prestazioni con alta velocità, larghezza di banda elevata e capacità elevata. È adatto per la comunicazione dati ad alta velocità, l'elaborazione di immagini video, l'acquisizione dati ad alta velocità, ecc.
Questa scheda madre AC7200 utilizza due pezzi del chip DDR41 MT256J16M125HA-3 di MICRON, ciascun DDR ha una capacità di 4 Gbit; due chip DDR sono combinati in un bus dati con larghezza di 32 bit e la larghezza di banda dei dati in lettura/scrittura tra FPGA e DDR3 arriva fino a 25 Gb; tale configurazione può soddisfare le esigenze di elaborazione dei dati a larghezza di banda elevata.
La scheda centrale AC7200 espande 180 porte IO standard di livello 3.3 V, 15 porte IO standard di livello 1.5 V e 4 coppie di segnali differenziali RX/TX ad alta velocità GTP. Per gli utenti che necessitano di molto I/O, questa scheda madre sarà una buona scelta. Inoltre, il routing tra il chip FPGA e l'interfaccia è di uguale lunghezza ed elaborazione differenziale, e la dimensione della scheda centrale è di soli 45*55 (mm), il che è molto adatto per lo sviluppo secondario.
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Scheda di sviluppo FPGA ARTIX-7 Manuale utente AX7203 Scheda core AC7200 (anteriore View)
Scheda centrale AC7200 (posteriore View)
Parte 2.1: chip FPGA
Come accennato in precedenza, il modello FPGA che utilizziamo è AC7200-2FGG484I, che appartiene alla serie Artix-7 di Xilinx. Il grado di velocità è 2 e il grado di temperatura è di livello industriale. Questo modello è un pacchetto FGG484 con 484 pin. Regole di denominazione dei chip Xilinx ARTIX-7 FPGA come di seguito
La definizione del modello di chip specifico della serie ARTIX-7
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Chip FPGA integrato I parametri principali del chip FPGA AC7200 sono i seguenti
Denominare le celle logiche
Slice Infradito CLB Blocco RAMkb DSP Slice
PCIe Gen2 XADC
Grado di velocità del ricetrasmettitore GTP
Grado di temperatura
Parametri specifici 215360 33650 269200 13140 740 1
1 XADC,12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 Industriale
Sistema di alimentazione FPGA Gli alimentatori FPGA Artix-7 sono V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC e V . MGTAVTT VCCINT è il pin di alimentazione del core FPGA, che deve essere collegato a 1.0 V; VCCBRAM è il pin di alimentazione della RAM del blocco FPGA, collegato a 1.0 V; VCCAUX è un pin di alimentazione ausiliaria FPGA, collega 1.8 V; VCCO è il voltage di
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ciascun BANK dell'FPGA, inclusi BANK0, BANK13~16, BANK34~35. Sulla scheda core FPGA AC7200, BANK34 e BANK35 devono essere collegati a DDR3, il voltagLa connessione di BANK è 1.5 V e il voltage dell'altro BANCO è 3.3 V. Il VCCO di BANK15 e BANK16 è alimentato dall'LDO e può essere modificato sostituendo il chip LDO. VMGTAVCC è la fornitura voltage del ricetrasmettitore GTP interno FPGA, collegato a 1.0 V; VMGTAVTT è la terminazione voltage del ricetrasmettitore GTP, collegato a 1.2 V.
Il sistema FPGA Artix-7 richiede che la sequenza di accensione sia alimentata da VCCINT, quindi da VCCBRAM, quindi da VCCAUX e infine da VCCO. Se VCCINT e VCCBRAM hanno lo stesso voltage, possono essere accesi contemporaneamente. L'ordine del potere outages è invertito. La sequenza di accensione del ricetrasmettitore GTP è VCCINT, quindi VMGTAVCC, quindi VMGTAVTT. Se VCCINT e VMGTAVCC hanno lo stesso voltage, possono essere accesi contemporaneamente. La sequenza di spegnimento è esattamente l'opposto della sequenza di accensione.
Parte 2.2: Cristallo differenziale attivo
La scheda madre AC7200 è dotata di due cristalli differenziali attivi Sitime, uno da 200 MHz, il modello è SiT9102-200.00 MHz, l'orologio principale del sistema per FPGA e utilizzato per generare il clock di controllo DDR3; l'altro è 125 MHz, il modello è SiT9102 -125 MHz, ingresso clock di riferimento per ricetrasmettitori GTP.
Parte 2.3: Orologio differenziale attivo a 200 Mhz
G1 nella Figura 3-1 è il cristallo differenziale attivo da 200M che fornisce la sorgente di clock del sistema della scheda di sviluppo. L'uscita del cristallo è collegata al pin dell'orologio globale BANK34 MRCC (R4 e T4) dell'FPGA. Questo clock differenziale da 200 Mhz può essere utilizzato per pilotare la logica utente nell'FPGA. Gli utenti possono configurare PLL e DCM all'interno dell'FPGA per generare clock di frequenze diverse.
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Schema del cristallo differenziale attivo da 200 Mhz
Cristallo differenziale attivo da 200 Mhz sulla scheda centrale
Assegnazione dei pin dell'orologio differenziale a 200 Mhz
Nome segnale SYS_CLK_P SYS_CLK_N
PERNO FPGA R4 T4
Parte 2.4: Cristallo differenziale attivo da 148.5 Mhz
G2 è il cristallo differenziale attivo da 148.5 Mhz, ovvero il clock di ingresso di riferimento fornito al modulo GTP all'interno dell'FPGA. L'uscita del cristallo è collegata ai pin di clock GTP BANK216 MGTREFCLK0P (F6) e MGTREFCLK0N (E6) dell'FPGA.
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Schema del cristallo differenziale attivo da 148.5 Mhz
Cristallo differenziale attivo da 1148.5 Mhz sulla scheda centrale
Assegnazione dei pin dell'orologio differenziale a 125 Mhz
Nome netto
PIN dell'FPGA
MGT_CLK0_P
F6
MGT_CLK0_N
E6
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Parte 2.5: DRAM DDR3
La scheda centrale FPGA AC7200 è dotata di due chip DDR4 Micron da 512 Gbit (3 MB), modello MT41J256M16HA-125 (compatibile con MT41K256M16HA-125). La SDRAM DDR3 ha una velocità operativa massima di 800 MHz (velocità dati 1600 Mbps). Il sistema di memoria DDR3 è direttamente collegato all'interfaccia di memoria del BANK 34 e BANK35 dell'FPGA. La configurazione specifica della SDRAM DDR3 è mostrata nella Tabella 4-1.
Numero bit U5,U6
Modello chip MT41J256M16HA-125
Capacità 256 M x 16 bit
Micron di fabbrica
Configurazione SDRAM DDR3
La progettazione hardware di DDR3 richiede una rigorosa considerazione dell'integrità del segnale. Abbiamo preso in considerazione completamente la resistenza di corrispondenza del resistore/terminale, il controllo dell'impedenza della traccia e il controllo della lunghezza della traccia nella progettazione del circuito e nella progettazione del PCB per garantire un funzionamento stabile e ad alta velocità di DDR3.
Lo schema della DRAM DDR3
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La DDR3 sulla scheda madre
Assegnazione pin DRAM DDR3:
Nome netto
Nome PIN FPGA
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
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Codice FPGA E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
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DDR3_DQ[6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ[7]
IO_L4P_T0_35
E2
DDR3_DQ[8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ[9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ[10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ[11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ[12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ[13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ[14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ[15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ[16]
IO_L18N_T2_35
L4
DDR3_DQ[17]
IO_L16P_T2_35
M3
DDR3_DQ[18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ[19]
IO_L17N_T2_35
J6
DDR3_DQ[20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ[21]
IO_L17P_T2_35
K6
DDR3_DQ[22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ[23]
IO_L18P_T2_35
L5
DDR3_DQ[24]
IO_L20N_T3_35
P1
DDR3_DQ[25]
IO_L19P_T3_35
N4
DDR3_DQ[26]
IO_L20P_T3_35
R1
DDR3_DQ[27]
IO_L22N_T3_35
N2
DDR3_DQ[28]
IO_L23P_T3_35
M6
DDR3_DQ[29]
IO_L24N_T3_35
N5
DDR3_DQ[30]
IO_L24P_T3_35
P6
DDR3_DQ[31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
Numero di modello: AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
Numero di modello: AB5
DDR3_A[4]
IO_L7N_T1_34
Numero di modello: AB1
DDR3_A[5]
IO_L6P_T0_34
U3
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DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_S0 DDR3_RAS DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
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Parte 2.6: Flash QSPI
La scheda centrale FPGA AC7200 è dotata di un FLASH QSPI da 128 MBit e il modello è W25Q256FVEI, che utilizza il volume CMOS da 3.3 Vtage standard. A causa della natura non volatile di QSPI FLASH, può essere utilizzato come dispositivo di avvio del sistema per memorizzare l'immagine di avvio del sistema. Queste immagini includono principalmente bit FPGA files, codice dell'applicazione ARM, codice dell'applicazione principale e altri dati utente fileS. Vengono mostrati i modelli specifici ed i relativi parametri di QSPI FLASH.
Posizione U8
Modello N25Q128
Capacità 128 milioni di bit
Fabbrica Numonyx
Specifica QSPI FLASH
QSPI FLASH è collegato ai pin dedicati di BANK0 e BANK14 del chip FPGA. Il pin dell'orologio è collegato a CCLK0 di BANK0 e altri segnali di selezione chip e dati sono collegati rispettivamente ai pin D00~D03 e FCS di BANK14. Mostra la connessione hardware di QSPI Flash.
Schema flash QSPI Assegnazioni pin flash QSPI:
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Nome rete QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
Nome PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
Codice FPGA L12 T19 P22 R22 P21 R21
QSPI nel consiglio centrale
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Parte 2.7: Luce a LED su Core Board
Sono presenti 3 luci LED rosse sulla scheda centrale FPGA AC7200, una delle quali è la luce dell'indicatore di alimentazione (PWR), una è la luce LED di configurazione (DONE) e una è la luce LED dell'utente. Quando la scheda centrale è alimentata, l'indicatore di alimentazione si illumina; quando l'FPGA è configurato, il LED di configurazione si accende. La luce LED dell'utente è collegata all'IO del BANK34, l'utente può controllare l'accensione e lo spegnimento della luce dal programma. Quando l'IO voltage collegato al LED utente è alto, il LED utente è spento. Quando la connessione IO voltage è basso, il LED utente sarà acceso. Viene mostrato il diagramma schematico del collegamento hardware della luce LED:
Luci a LED sulla scheda madre Schema
Luci LED sulla scheda principale LED utente Assegnazione pin
Nome del segnale LED1
Nome pin FPGA IO_L15N_T2_DQS_34
Numero pin FPGA W5
Descrizione LED utente
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Parte 2.8: Pulsante di ripristino
È presente un pulsante di ripristino sulla scheda principale FPGA AC7200. Il pulsante di ripristino è collegato al normale IO del BANK34 del chip FPGA. L'utente può utilizzare questo pulsante di ripristino per inizializzare il programma FPGA. Quando si preme il pulsante nel disegno, il segnale voltagL'ingresso su IO è basso e il segnale di ripristino è valido; quando il pulsante non viene premuto, il segnale in ingresso a IO è alto. Viene mostrato il diagramma schematico della connessione del pulsante di ripristino:
Schema del pulsante di ripristino
Pulsante di ripristino sulla scheda principale Assegnazione dei pin del pulsante di ripristino
Nome del segnale RESET_N
Nome pin ZYNQ IO_L17N_T2_34
Numero pin ZYNQ T6
Descrizione Ripristino del sistema FPGA
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Parte 2.9: JTAG Interfaccia
Il JTAG la presa di prova J1 è riservata sulla scheda principale AC7200 per JTAG download e debug quando la scheda madre viene utilizzata da sola. La figura è la parte schematica del JTAG porto, che coinvolge TMS, TDI, TDO, TCK. , GND, +3.3 V questi sei segnali.
JTAG Schema dell'interfaccia JTAG l'interfaccia J1 sulla scheda centrale FPGA AC7200 utilizza un foro di test a fila singola a 6 pin con passo da 2.54 mm. Se è necessario utilizzare JTAG connessione per eseguire il debug sulla scheda principale, è necessario saldare un'intestazione pin a riga singola a 6 pin. mostra il JTAG interfaccia J1 sulla scheda principale FPGA AC7200.
JTAG Interfaccia su scheda madre
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Parte 2.10: Interfaccia di alimentazione sulla scheda principale
Per far funzionare da sola la scheda madre FPGA AC7200, la scheda madre è riservata all'interfaccia di alimentazione 2PIN (J3). Quando l'utente fornisce alimentazione alla scheda centrale tramite l'interfaccia di alimentazione 2PIN (J3), non può essere alimentato tramite la scheda portante. In caso contrario, potrebbe verificarsi il conflitto attuale.
Interfaccia di alimentazione sulla scheda madre
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Parte 2.11: Connettori scheda-scheda
La scheda centrale dispone di un totale di quattro connettori scheda-scheda ad alta velocità. La scheda centrale utilizza quattro connettori interscheda a 80 pin per il collegamento alla scheda portante. La porta IO dell'FPGA è collegata ai quattro connettori tramite routing differenziale. La spaziatura tra i pin dei connettori è di 0.5 mm, da inserire nei connettori scheda-scheda sulla scheda portante per la comunicazione dati ad alta velocità.
La scheda centrale dispone di un totale di quattro connettori scheda-scheda ad alta velocità. La scheda centrale utilizza quattro connettori interscheda a 80 pin per il collegamento alla scheda portante. La porta IO dell'FPGA è collegata ai quattro connettori tramite routing differenziale. La spaziatura tra i pin dei connettori è di 0.5 mm, da inserire nei connettori scheda-scheda sulla scheda portante per la comunicazione dati ad alta velocità.
Connettori scheda-scheda CON1 I connettori scheda-scheda a 80 pin CON1, utilizzati per il collegamento
con l'alimentatore VCCIN (+5 V) e la terra sulla scheda portante, estendere i normali IO dell'FPGA. Va notato qui che 15 pin di CON1 sono collegati alla porta IO di BANK34, perché la connessione BANK34 è collegata a DDR3. Pertanto, il voltagLo standard di tutti gli IO di questo BANK34 è 1.5 V. Assegnazione dei pin dei connettori scheda-scheda CON1
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9
Nome del segnale
VCCIN VCCIN VCCIN VCCIN GND
Vol. pin FPGAtage Livello
–
+5V
–
+5V
–
+5V
–
+5V
–
Terra
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10
Nome del segnale
VCCIN VCCIN VCCIN VCCIN
Terra
Vol. pin FPGAtage Livello
–
+5V
–
+5V
–
+5V
–
+5V
–
Terra
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PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_P B34_L19_P B34_L19_N GND XADC_VN XAD C_VP NC NC GND B16_L1_N B16_L1_P B16_L4_N B16_L4_P GND B16_L6_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 1.5 V 1.5 V Terra 1.5 V 1.5 V 1.5 V 1.5 V Terra ADC ADC Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_N B34_L21_P B34_L22_P B34_L 22_N GND NC B34_L25 B34_L24_P B34_L24_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 1.5 V 1.5 V Terra 1.5 V 1.5 V 1.5 V 1.5 V Terra
U7
1.5V
W9
1.5V
Y9
1.5V
–
Terra
–
–
–
–
–
–
–
–
–
Terra
–
–
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Connettori scheda-scheda CON2 Il connettore femmina a 80 pin CON2 viene utilizzato per estendere il normale
IO del BANK13 e BANK14 dell'FPGA. Il voltagLo standard di entrambi i BANCHI è 3.3V. Assegnazione dei pin dei connettori scheda-scheda CON2
Perno CON1
Nome del segnale
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN9
Terra
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN19
Terra
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN29
Terra
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN39
Terra
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
Perno FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
Voltage Livello 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Nome del segnale
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
TERRA B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
Vol. pin FPGAtage
Livello
V17
3.3V
W17
3.3V
Minore 15
3.3V
V15
3.3V
–
Terra
Numero di modello: AB21
3.3V
Numero di modello: AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Terra
Numero di modello: AB20
3.3V
AA19
3.3V
AA18
3.3V
Numero di modello: AB18
3.3V
–
Terra
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Terra
T21
3.3V
Minore 21
3.3V
Y21
3.3V
Y22
3.3V
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PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
TERRA B14_L5_N B14_L5_P B14_L18_N B14_L18_P
TERRA B13_L17_P B13_L17_N B14_L21_N B14_L21_P
TERRA B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V 3.3 V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
TERRA B14_L12_N B14_L12_P B14_L13_N B14_L13_P
TERRA B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V 3.3 V
Connettori scheda-scheda CON3 Il connettore a 80 pin CON3 viene utilizzato per estendere il normale IO del
BANK15 e BANK16 dell'FPGA. Inoltre, quattro JTAG i segnali sono collegati anche alla scheda portante tramite il connettore CON3. Il voltagGli standard di BANK15 e BANK16 possono essere regolati da un chip LDO. L'LDO installato predefinito è 3.3 V. Se si desidera emettere altri livelli standard, è possibile sostituirlo con un LDO adatto. Assegnazione dei pin dei connettori scheda-scheda CON3
CON1 Pin PIN1 PIN3 PIN5 PIN7
Nome del segnale
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
Perno FPGA J16 F15 G17 G18
Voltage Livello
Perno CON1
PIN3.3 da 2 V
PIN3.3 da 4 V
PIN3.3 da 6 V
3.3V
PIN8
Nome del segnale
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
Vol. pin FPGAtage Livello
Numero di modello: M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
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PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
TERRA B15_L11_P B15_L11_N B15_L1_N B15_L1_P
TERRA B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
TERRA B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
TERRA B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
TERRA B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
SOL21 SOL22 SOL20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
Numero di modello: M18
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V
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PIN73 B15_L24_N
Numero di modello: M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN75
NC
–
PIN76
NC
–
PIN77FPGA_TCK
V12
3.3V
PIN78
FPGA_TDI
R13
3.3V
PIN79FPGA_TDO
Minore 13
3.3V
PIN80FPGA_TMS
T13
3.3V
Connettori scheda-scheda CON4 Il connettore a 80 pin CON4 viene utilizzato per estendere i normali IO e GTP
dati ad alta velocità e segnali di clock dell'FPGA BANK16. Il voltagLo standard della porta IO di BANK16 può essere regolato da un chip LDO. L'LDO installato predefinito è 3.3 V. Se l'utente desidera emettere altri livelli standard, può essere sostituito da un LDO adatto. I dati ad alta velocità e i segnali di clock del GTP vengono instradati rigorosamente in modo differenziale sulla scheda principale. Le linee dati hanno la stessa lunghezza e sono mantenute a un certo intervallo per evitare interferenze nel segnale. Assegnazione dei pin dei connettori scheda-scheda CON4
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Nome del segnale
NC NC
Vol. pin FPGAtage Livello –
–
CON1 Pin NC NC
NC
–
NC
NC
–
NC
GND NC
–
PIN10 messo a terra
–
PIN12
NC
–
PIN14
Terra
–
PIN16 messo a terra
MGT_TX3_P
D7 PIN differenziale18
MGT_TX3_N
C7 PIN20 differenziale
Terra
–
PIN22 messo a terra
MGT_RX3_P D9 PIN differenziale24
MGT_RX3_N
C9 PIN26 differenziale
Terra
- Terra
PIN28
MGT_TX1_P
D5 PIN differenziale30
Nome segnale Pin FPGA Voltage
Livello
–
NC
–
NC
–
NC
–
NC
Terra
–
Terra
MGT_TX2_P
Differenziale B6
MGT_TX2_N
Differenziale A6
Terra
–
Terra
MGT_RX2_P
Differenziale B10
MGT_RX2_N
Differenziale A10
Terra
–
Terra
MGT_TX0_P
Differenziale B4
MGT_TX0_N
Differenziale A4
Terra
–
Terra
MGT_RX0_P
Differenziale B8
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PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –
Terra differenziale
Differenziale Differenziale
Terra 3.3 V 3.3 V 3.3 V 3.3 V
Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V Terra 3.3 V 3.3 V 3.3 V 3.3 V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
Differenziale A8
–
Terra
Differenziale F10
Differenziale E10
–
Terra
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Terra
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Terra
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Terra
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
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Parte 2.12: Alimentazione
La scheda centrale FPGA AC7200 è alimentata da DC 5 V tramite scheda portante ed è alimentata dall'interfaccia J3 quando viene utilizzata da sola. Fare attenzione a non fornire alimentazione tramite l'interfaccia J3 e la scheda portante contemporaneamente per evitare danni. Lo schema di progettazione dell'alimentatore sulla scheda è mostrato in.
Schema dell'alimentatore su scheda madre
La scheda di sviluppo è alimentata da +5 V e convertita in un alimentatore a quattro vie da +3.3 V, +1.5 V, +1.8 V, +1.0 V tramite quattro chip di alimentazione CC/CC TLV62130RGT. La corrente di uscita può arrivare fino a 3 A per canale. VCCIO è generato da un LDOSPX3819M5-3-3. VCCIO fornisce alimentazione principalmente a BANK15 e BANK16 dell'FPGA. Gli utenti possono modificare l'IO di BANK15,16 in diversi voltage standard sostituendo il chip LDO. 1.5 V Genera VTT e VREF voltagè richiesto da DDR3 tramite TPS51200 di TI. L'alimentatore da 1.8 V MGTAVTT MGTAVCC per il ricetrasmettitore GTP è generato dal chip TPS74801 di TI. Le funzioni di ciascuna distribuzione di potenza sono mostrate nella tabella seguente:
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Alimentazione +1.0 V +1.8 V +3.3 V +1.5 V
VREF,VTT(+0.75 V) MVCCIP(+3.3 V) MGTAVTT(+1.2 V)
MGTVCCAUX(+1.8 V)
Funzione FPGA Core voltageVol. ausiliario FPGAtage, alimentatore TPS74801 VCCIO di Bank0, Bank13 e Bank14 di FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 e Bank35 di FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 di FPGA GTP Transceiver Bank216 di FPGA
Poiché l'alimentatore di Artix-7 FPGA ha i requisiti della sequenza di accensione, nella progettazione del circuito, abbiamo progettato in base ai requisiti di alimentazione del chip e l'accensione è 1.0 V->1.8 V->(1.5 V, 3.3V, VCCIO) e 1.0V-> MGTAVCC -> MGTAVTT, il design del circuito per garantire il normale funzionamento del chip.
Parte 2.13: Diagramma della struttura
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Parte 3: scheda portante
Parte 3.1: Introduzione alla scheda portante
Attraverso la precedente introduzione alle funzioni, è possibile comprendere la funzione della parte della scheda portante
Interfaccia di trasmissione dati ad alta velocità PCIe x1 a 4 canale Interfaccia Ethernet RJ-2 10/100M/1000M a 45 canali Interfaccia di ingresso video HDMI a 1 canale Interfaccia di uscita video HDMI a 1 canale Interfaccia di comunicazione Uart USB a 1 canale 1 slot per scheda SD Interfaccia XADA Porte di espansione EEPROM a 2 canali e 40 pin JTAG interfaccia di debug 2 tasti indipendenti 4 luci LED utente
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Parte 3.2: Interfaccia Gigabit Ethernet
La scheda di sviluppo FPGA AX7203 fornisce agli utenti 2 canali
Servizio di comunicazione di rete Gigabit tramite Micrel KSZ9031RNX
Chip PHY Ethernet. Il chip KSZ9031RNX supporta 10/100/1000 Mbps
velocità di trasmissione della rete e comunica con l'FPGA tramite GMII
interfaccia. KSZ9031RNX supporta l'adattamento MDI/MDX, varie velocità
adattamenti, adattamento Master/Slave e supporto per il bus MDIO per PHY
gestione del registro.
Il KSZ9031RNX rileverà lo stato del livello di alcuni IO specifici
determinare la modalità di funzionamento dopo l'accensione. La Tabella 3-1-1 descrive
informazioni di configurazione predefinite dopo l'accensione del chip GPHY.
Istruzioni sui pin di configurazione
Valore di configurazione
PHYAD[2:0] CLK125_IT
SELRGV AN[1:0] Ritardo RX Ritardo TX
Modalità MDIO/MDC Indirizzo PHY 3.3 V, 2.5 V, 1.5/1.8 V voltage selezione Configurazione negoziazione automatica
Orologio RX con ritardo di 2 ns Orologio TX con ritardo di 2 ns Selezione RGMII o GMII
Indirizzo PHY 011 3.3 V
(10/100/1000M) Ritardo adattivo Ritardo GMII
Tabella 3-2-1: Valore di configurazione predefinito del chip PHY
Quando la rete è connessa a Gigabit Ethernet, la trasmissione dei dati del chip FPGA e PHY KSZ9031RNX viene comunicata tramite il bus GMII, il clock di trasmissione è 125 Mhz. Il clock di ricezione E_RXC è fornito dal chip PHY, il clock di trasmissione E_GTXC è fornito dall'FPGA e i dati sono sampportato sul fronte ascendente dell'orologio.
Quando la rete è connessa a 100M Ethernet, la trasmissione dei dati del chip FPGA e PHY KSZ9031RNX viene comunicata tramite il bus GMII, il clock di trasmissione è 25Mhz. Il clock di ricezione E_RXC è fornito dal chip PHY, il clock di trasmissione E_GTXC è fornito dall'FPGA e i dati vengono
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Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203 sampportato sul fronte ascendente dell'orologio.
Figura 3-2-1: Schema dell'interfaccia Gigabit Ethernet
Figura 3-3-2: Interfaccia Gigabit Ethernet sulla scheda Carrier
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Le assegnazioni dei pin PHY1 del chip Gigabit Ethernet sono le seguenti
Nome segnale E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
Numero pin FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Descrizione PHY1 RGMII orologio di trasmissione
PHY1 Trasmissione dati bit0 PHY1 Trasmissione dati bit1 PHY1 Trasmissione dati bit2 PHY1 Trasmissione dati bit3 PHY1 Trasmissione segnale di abilitazione PHY1 RGMII Ricevi orologio PHY1 Ricevi dati Bit0 PHY1 Ricevi dati Bit1 PHY1 Ricevi dati Bit2 PHY1 Ricevi dati Bit3 PHY1 Ricevi dati validi PHY1 Gestione orologio PHY1 Gestione Dati
PHY1 Segnale di ripristino
Le assegnazioni dei pin PHY2 del chip Gigabit Ethernet sono le seguenti
Nome segnale E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
Numero pin FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Descrizione PHY2 RGMII orologio di trasmissione
PHY2 Trasmissione dati bit0 PHY2 Trasmissione dati bit1 PHY2 Trasmissione dati bit2 PHY2 Trasmissione dati bit3 PHY2 Trasmissione segnale di abilitazione PHY2 RGMII Ricevi orologio PHY2 Ricevi dati Bit0 PHY2 Ricevi dati Bit1 PHY2 Ricevi dati Bit2 PHY2 Ricevi dati Bit3 PHY2 Ricevi dati validi PHY2 Gestione orologio PHY2 Gestione Dati
PHY2 Segnale di ripristino
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Parte 3.3: Interfaccia PCIe x4
La scheda di sviluppo FPGA AX7203 fornisce un'interfaccia PCIe x4 per trasferimento dati ad alta velocità di livello industriale. L'interfaccia della scheda PCIE è conforme alle specifiche elettriche della scheda PCIe standard e può essere utilizzata direttamente sullo slot PCIe x4 di un normale PC.
I segnali di trasmissione e ricezione dell'interfaccia PCIe sono collegati direttamente al ricetrasmettitore GTP dell'FPGA. I quattro canali dei segnali TX e RX sono collegati all'FPGA in segnali differenziali e la velocità di comunicazione a canale singolo può raggiungere una larghezza di banda fino a 5G bit. Il clock di riferimento PCIe viene fornito alla scheda di sviluppo FPGA AX7203 dallo slot PCIe del PC con una frequenza di clock di riferimento di 100 Mhz.
Lo schema di progettazione dell'interfaccia PCIe della scheda di sviluppo FPGA AX7203 è mostrato nella Figura 3-3-1, dove il segnale di trasmissione TX e il segnale CLK del clock di riferimento sono collegati in modalità accoppiata CA.
Figura 3-3-1: schema PCIex4
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Figura 3-3-2: PCIex4 sulla scheda Carrier
Assegnazione dei pin dell'interfaccia PCIex4:
Nome del segnale
Pin FPGA
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Descrizione PCIE Canale 0 Ricezione dati positiva PCIE Canale 0 Ricezione dati negativa PCIE Canale 1 Ricezione dati positiva PCIE Canale 1 Ricezione dati negativa PCIE Canale 2 Ricezione dati positiva PCIE Canale 2 Ricezione dati negativa PCIE Canale 3 Ricezione dati positiva PCIE Canale 3 Ricezione dati PCIE negativa Canale 0 Trasmissione dati positiva PCIE Canale 0 Trasmissione dati negativa PCIE Canale 1 Trasmissione dati positiva PCIE Canale 1 Trasmissione dati negativa PCIE Canale 2 Trasmissione dati positiva PCIE Canale 2 Trasmissione dati negativa PCIE Canale 3 Trasmissione dati positiva PCIE Canale 3 Trasmissione dati negativa
Orologio di riferimento PCIE positivo Orologio di riferimento PCIE negativo
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Parte 3.4: interfaccia di uscita HDMI
Interfaccia di uscita HDMI, seleziona il chip di codifica HDMI (DVI) SIL9134 di Silion Image, supporta l'uscita fino a 1080P a 60Hz, supporta l'uscita 3D.
Anche l'interfaccia di configurazione IIC di SIL9134 è collegata all'IO dell'FPGA. Il SIL9134 è inizializzato e controllato dalla programmazione FPGA. La connessione hardware dell'interfaccia di uscita HDMI è mostrata nella Figura 3-4-1.
Figura 3-4-1: Schema dell'uscita HDMI
Figura 3-4-1: Uscita HDMI sulla scheda Carrier
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Assegnazione dei pin di ingresso HDMI:
Nome del segnale 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134_D[8] 9134 9_D[9134] 10_D[9134] 11_D[ 9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134] 19_D[9134] 20_D[9134] 21_D[9134] 22_D[ 9134] 23_D[XNUMX]
Perno FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
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Parte 3.5: Interfaccia di ingresso HDMI
Interfaccia di uscita HDMI, seleziona il chip decodificatore HDMI SIL9013 di Silion Image, supporta ingresso fino a 1080P a 60 Hz e supporta l'uscita dati in diversi formati.
L'interfaccia di configurazione IIC del SIL9013 è collegata all'IO dell'FPGA. Il SIL9013 viene inizializzato e controllato tramite la programmazione FPGA. La connessione hardware dell'interfaccia di ingresso HDMI è mostrata nella Figura 3-5-1.
Figura 3-5-1: Schema ingresso HDMI
Figura 3-5-2: Ingresso HDMI sulla scheda Carrier
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Assegnazione dei pin di ingresso HDMI:
Nome del segnale 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013_D[8] 9013 9_D[9013] 10_D[9013] 11_D[ 9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013] 19_D[9013] 20_D[9013] 21_D[9013] 22_D[ 9013] 23_D[XNUMX]
Numero pin FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
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Parte 3.6: Slot per scheda SD
La scheda SD (Secure Digital Memory Card) è una scheda di memoria basata sul processo di memoria flash a semiconduttore. È stato completato nel 1999 dall'azienda giapponese guidata da Panasonic, e i partecipanti Toshiba e SanDisk degli Stati Uniti hanno condotto sostanziali ricerche e sviluppo. Nel 2000, queste società hanno lanciato la SD Association (Secure Digital Association), che ha una forte formazione e ha attirato un gran numero di venditori. Questi includono IBM, Microsoft, Motorola, NEC, Samsung e altri. Grazie a questi produttori leader, le schede SD sono diventate le schede di memoria più utilizzate nei dispositivi digitali di consumo.
La scheda SD è un dispositivo di archiviazione molto comune. La scheda SD estesa supporta la modalità SPI e la modalità SD. La scheda SD utilizzata è una scheda MicroSD. Il diagramma schematico è mostrato nella Figura 3-6-1.
Figura 3-6-1: Schema della scheda SD
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Figura 3-6-2: Slot per scheda SD sulla scheda Carrier
Assegnazione dei pin dello slot della scheda SD:
Nome del segnale SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
Modalità SD
PIN FPGA AB12 AB11 F14 AA13 AB13 Y13 AA14
Parte 3.7: USB a porta seriale
La scheda di sviluppo FPGA AX7203 include il chip USB-UAR di Silicon Labs CP2102GM. L'interfaccia USB utilizza l'interfaccia MINI USB. Può essere collegato alla porta USB del PC superiore per la comunicazione seriale dei dati con un cavo USB. Il diagramma schematico del progetto del circuito USB Uart è mostrato nella Figura 3-7-1:
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Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203 Figura 3-7-1: Schema della porta da USB a seriale
Figura 3-7-2: Porta da USB a seriale sulla scheda Carrier
Due indicatori LED (LED3 e LED4) sono impostati per il segnale della porta seriale e la serigrafia sul PCB è TX e RX, indicando che la porta seriale ha trasmissione o ricezione dati, come mostrato nella seguente Figura 3-3-3
Figura 3-7-3: Schema degli indicatori LED di comunicazione della porta seriale
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Assegnazione pin da USB a porta seriale:
Nome del segnale UART1_RXD UART1_TXD
PIN FPGA P20 N15
Parte 3.8: EEPROM 24LC04
La scheda portante AX7013 contiene una EEPROM, modello 24LC04, e ha una capacità di 4Kbit (2*256*8bit). È costituito da due blocchi da 256 byte e comunica tramite il bus IIC. La EEPROM integrata serve per imparare a comunicare con il bus IIC. Il segnale I2C della EEPROM è collegato alla porta BANK14 IO sul lato FPGA. La Figura 3-8-1 di seguito mostra il design della EEPROM
Figura 3-8-1: Schema EEPROM
Figura 3-8-2: EEPROM sulla scheda Carrier
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Assegnazione dei pin EEPROM
Nome rete EEPROM_I2C_SCL EEPROM_I2C_SDA
PIN FPGA F13 E14
Parte 3.9: Intestazione di espansione
La scheda portante è riservata a due porte di espansione standard a 0.1 pin con spaziatura di 40 pollici J11 e J13, utilizzate per collegare i moduli ALINX o il circuito esterno progettato dall'utente. La porta di espansione ha 40 segnali, di cui alimentatore da 1 V a 5 canale, alimentatore da 2 V a 3.3 canali, terra a 3 canali e 34 IO. Non collegare direttamente l'IO direttamente al dispositivo da 5 V per evitare di bruciare l'FPGA. Se si desidera collegare apparecchiature da 5 V, è necessario collegare il chip di conversione del livello.
Un resistore da 33 ohm è collegato in serie tra la porta di espansione e la connessione FPGA per proteggere l'FPGA da vol esternitageo corrente. Il circuito della porta di espansione (J11) è mostrato nella Figura 3-9-1.
Figura 3-9-1: Schema dell'intestazione di espansione J11
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La figura 3-9-2 descrive in dettaglio la porta di espansione J4 sulla scheda carrier. Il Pin1 e il Pin2 della porta di espansione sono già contrassegnati sulla scheda.
Figura 3-9-2: Intestazione di espansione J11 sulla scheda Carrier
Assegnazione dei pin dell'intestazione di espansione J11
Numero PIN
Pin FPGA
Numero PIN
Pin FPGA
1
Terra
2
+5V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
Minore 16
10
T16
11
Minore 17
12
Minore 18
13
P19
14
R19
15
V18
16
V19
17
Minore 20
18
V20
19
AA9
20
Numero di modello: AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
Numero di modello: AB15
31
Y16
32
AA16
33
Numero di modello: AB16
34
Numero di modello: AB17
35
W14
36
Y14
37
Terra
38
Terra
39
+3.3V
40
+3.3V
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Figura 3-9-3: Schema dell'intestazione di espansione J13
La figura 3-9-4 descrive in dettaglio la porta di espansione J13 sulla scheda carrier. Il Pin1 e il Pin2 della porta di espansione sono già contrassegnati sulla scheda.
Figura 3-9-4: Header di espansione J13 sulla scheda carrier
Assegnazione dei pin dell'intestazione di espansione J13
Numero PIN
Pin FPGA
1
Terra
3
W16
5
V17
7
Minore 15
Pin Numero 2 4 6 8
Perno FPGA +5 V W15 W17 V15
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9
Numero di modello: AB21
10
Numero di modello: AB22
11
AA21
12
AA20
13
Numero di modello: AB20
14
AA19
15
AA18
16
Numero di modello: AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
Minore 21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
Minore 22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
Terra
38
Terra
39
+3.3V
40
+3.3V
Parte 3.10: JTAG Interfaccia
AJTAG l'interfaccia è riservata sulla scheda portante FPGA AX7203 per scaricare programmi FPGA o firmware su FLASH. Per evitare danni al chip FPGA causati dall'hot plug, viene aggiunto un diodo di protezione al connettore JTAG segnale per garantire che il voltagLa emissione del segnale rientra nell'intervallo accettato dall'FPGA per evitare danni al chip FPGA.
Figura 3-10-1: JTAG Schema dell'interfaccia
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Figura 3-10-2: JTAG Interfaccia sulla scheda portante
Fare attenzione a non eseguire l'hot swap quando JTAG il cavo è collegato e scollegato.
Parte 3.11: interfaccia XADC (non installata per impostazione predefinita)
La scheda portante AX7203 dispone di un'interfaccia connettore XADC estesa e il connettore utilizza un pin a doppia fila 2×8 con passo da 0.1 pollici. L'interfaccia XADC estende tre coppie di interfacce di ingresso differenziale ADC al convertitore analogico-digitale a 12 bit e 1 Msps dell'FPGA. Una coppia di interfacce differenziali è collegata al canale di ingresso analogico differenziale dedicato VP/VN dell'FPGA e le altre due coppie sono collegate in modo differenziale ai canali di ingresso analogico ausiliario (canale analogico 0 e canale analogico 9). La Figura 3-11-1 mostra un filtro anti-aliasing progettato per tre ingressi XADC differenziali.
Figura 3-11-1: Schema del filtro antialiasing
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Figura 3-11-2: Schema del connettore XADC
Figura 3-11-3: Connettore XADC sulla scheda Carrier
Assegnazione dei pin XADC
Interfaccia XADC
Ingresso pin FPGA amplitudine
Descrizione
12 56 910
VP_0: L10 VN_0: M9 AD9P: J15 AD9N: H15 AD0P: H13 AD0N: G13
Canale di ingresso XADC specifico per FPGA da picco a picco da 1 V
Picco-picco 1V Picco-picco 1V
Canale di ingresso XADC assistito da FPGA 9 (può essere utilizzato come normale IO)
Canale di ingresso XADC assistito da FPGA 0 (può essere utilizzato come normale IO)
Parte 3.12: chiavi
La scheda portante FPGA AX7203 contiene due chiavi utente KEY1~KEY2. Tutti i tasti sono collegati al normale IO dell'FPGA. La chiave è attiva bassa. Quando si preme il tasto, l'ingresso IO voltage dell'FPGA è basso. Quando non viene premuto alcun tasto, l'ingresso IO voltage dell'FPGA è elevato. Il circuito della parte chiave è mostrato nella Figura 3-12-1.
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Figura 3-12-1: Schema chiave
Figura 3-13-2: Due tasti sulla scheda Carrier
Tasti Assegnazione Pin
Nome rete KEY1 KEY2
PIN FPGA J21 E13
Parte 3.13: Luce LED
Sono presenti sette LED rossi sulla scheda portante FPGA AX7203, uno dei quali è l'indicatore di alimentazione (PWR), due sono gli indicatori di ricezione e trasmissione dei dati USB Uart e quattro sono le luci LED degli utenti (LED1~LED4). Quando la scheda è accesa, l'indicatore di alimentazione si accende; I LED1~LED4 utente sono collegati al normale IO dell'FPGA. Quando l'IO voltagSe collegato al LED utente è configurato a livello basso, il LED utente si accende. Quando l'IO voltage è configurato come livello alto, il LED utente si spegnerà. IL
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il diagramma schematico della connessione hardware dei LED utente è mostrato nella Figura 3-13-1.
Figura 3-13-1: Schema dei LED utente
Figura 3-13-2: I LED utente sulla scheda Carrier
Assegnazione dei pin delle luci LED dell'utente
Nome del segnale LED1 LED2 LED3 LED4
PIN FPGA B13 C13 D14 D15
Parte 3.14: Alimentazione
Il volume di ingresso della potenzatagLa scheda di sviluppo FPGA AX7203 è DC12V. La scheda di sviluppo supporta anche l'alimentazione dall'interfaccia PCIe e supporta l'alimentazione diretta dall'alimentatore dello chassis ATX (12 V).
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Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203
Figura 3-14-1: Metodo di alimentazione per la scheda FPGA AX7203 La scheda portante FPGA converte il +12V voltage nell'alimentatore a quattro vie +5 V, +3.3 V, +1.8 V e +1.2 V tramite il chip di alimentazione CC/CC a 4 canali MP1482. Inoltre, l'alimentatore +5 V sulla scheda portante FPGA fornisce alimentazione alla scheda principale FPGA AC7100B tramite il connettore interscheda. Il progetto dell'alimentatore sull'espansione è mostrato nella Figura 3-14-2.
Figura 3-14-2: Schema dell'alimentatore sulla scheda Carrier
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Manuale utente della scheda di sviluppo FPGA ARTIX-7 AX7203 Figura 3-14-3: Circuito di alimentazione sulla scheda Carrier
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Documenti / Risorse
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Scheda di sviluppo FPGA ALINX AX7203 [pdf] Manuale d'uso Scheda di sviluppo FPGA AX7203, AX7203, Scheda di sviluppo FPGA, Scheda di sviluppo, Scheda |
