Pacchetto prodotti FPGA Bluetooth serie GOWIN GW1NRF e guida per l'utente di pinout

Contenuto nascondere

1 Pacchetto e piedinatura dei prodotti FPGA Bluetooth serie GOWIN GW1NRF

2 Informazioni su questa guida

3 Sopraview

4 View della distribuzione dei pin

5 Diagrammi del pacchetto

6 Documenti / Risorse

6.1 Riferimenti

7 Post correlati

Pacchetto e piedinatura dei prodotti FPGA Bluetooth serie GOWIN GW1NRF

Specifiche

Nome del prodotto: Serie GW1NRF di prodotti FPGA Bluetooth

Guida per l'utente del pacchetto e della piedinatura: UG893-1.0.1E
Marchio: Guangdong Gowin Semiconductor Corporation

Marchi registrati: Cina, Ufficio brevetti e marchi degli Stati Uniti e altri paesi

Informazioni su questa guida

Scopo
Questo manuale fornisce un'introduzione alla serie GW1NRF di prodotti FPGA Bluetooth. Include informazioni sui pin, sui numeri dei pin, sulla distribuzione dei pin e sui diagrammi del pacchetto.
Documenti correlati
Questa guida deve essere utilizzata insieme ai seguenti documenti:
- GOWINSEMI Termini e condizioni di vendita

Sopraview

Serie GW1NRF di prodotti FPGA Bluetooth
La serie GW1NRF è una gamma di prodotti FPGA Bluetooth sviluppati da Guangdong Gowin Semiconductor Corporation. Questi prodotti combinano la flessibilità della tecnologia FPGA con la connettività Bluetooth, consentendo agli utenti di creare applicazioni Bluetooth personalizzate.

View della distribuzione dei pin

View della distribuzione dei pin GW1NRF-4B
Il package GW1NRF-4B ha una distribuzione dei pin specifica. Fare riferimento alla Tabella 2-4 nel Capitolo 2.5 per la definizione di ciascun pin.
View della distribuzione dei pin QN48
Il pacchetto QN48 ha una distribuzione dei pin specifica. Fare riferimento alla Tabella 2-4 nel Capitolo 2.5 per la definizione di ciascun pin.
1. View della distribuzione dei pin QN48E
  Il pacchetto QN48E ha una distribuzione dei pin specifica. Fare riferimento alla Tabella 2-4 nel Capitolo 2.5 per la definizione di ciascun pin.

Diagrammi del pacchetto

Schema del pacchetto QN48 (6 mm x 6 mm)
La confezione QN48 ha un contorno quadrato che misura 6 mm x 6 mm. Contiene i pin necessari per la serie GW1NRF di prodotti FPGA Bluetooth.
Profilo confezione QN48E (6 mm x 6 mm)
Il pacchetto QN48E ha un contorno quadrato che misura 6 mm x 6 mm. Contiene i pin necessari per la serie GW1NRF di prodotti FPGA Bluetooth.

Domande frequenti

Posso riprodurre o trasmettere questo documento senza il previo consenso scritto di GOWINSEMI?
No, non è possibile riprodurre o trasmettere questo documento in alcuna forma o con alcun mezzo senza il previo consenso scritto di GOWINSEMI.

GOWINSEMI è responsabile per eventuali danni derivanti dall'utilizzo dei propri materiali o proprietà intellettuale?
No, GOWINSEMI non si assume alcuna responsabilità e non fornisce alcuna garanzia per eventuali danni subiti dall'hardware, dal software, dai dati o dalla proprietà derivanti dall'uso dei relativi materiali o proprietà intellettuale.
GOWINSEMI può apportare modifiche a questo documento senza preavviso?
Sì, GOWINSEMI può apportare modifiche al presente documento in qualsiasi momento senza preavviso.

Dove posso trovare la documentazione attuale e gli errata?
Chiunque faccia affidamento su questa documentazione dovrebbe contattare GOWINSEM per la documentazione corrente e gli errata.

Serie GW1NRF di pacchetti di prodotti Bluetooth FPGA e guida per l'utente di pinout

UG893-1.0.1E, 12/15/2022
Copyright © 2022 Guangdong Gowin Semiconductor Corporation. Tutti i diritti riservati.

GOWIN è un marchio di Guangdong Gowin Semiconductor Corporation ed è registrato in Cina, presso l'Ufficio marchi e brevetti degli Stati Uniti e in altri paesi. Tutte le altre parole e loghi identificati come marchi commerciali o marchi di servizio sono di proprietà dei rispettivi titolari. Nessuna parte di questo documento può essere riprodotta o trasmessa in qualsiasi forma o con qualsiasi mezzo, elettronico, meccanico, fotocopiatrice, registrazione o altro, senza il previo consenso scritto di GOWINSEMI.

Disclaimer
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Cronologia delle revisioni

Data	Versione	Descrizione
11/12/2019	1.0E	Versione iniziale pubblicata.
12/15/2022	1.0.1E	Aggiornati i diagrammi dei pacchetti. La nota di Tabella 2-4 “Definizione dei Pin nella serie GW1NRF di prodotti FPGA Bluetooth"nel capitolo 2.5 “Definizioni dei pin” ha aggiunto.

Informazioni su questa guida

Scopo
Questo manuale contiene un'introduzione alla serie GW1NRF di prodotti FPGA Bluetooth insieme alla definizione dei pin, all'elenco dei numeri dei pin, alla distribuzione dei pin e ai diagrammi del pacchetto.

Documenti correlati
Le ultime guide per l'utente sono disponibili su GOWINSEMI Webluogo. Potete trovare i relativi documenti su www.gowinsemi.com :

DS891, serie GW1NRF di prodotti Bluetooth FPGA Scheda tecnica
UG290, Guida utente alla programmazione e configurazione dei prodotti Gowin FPGA
UG893, serie GW1NRF di prodotti Bluetooth FPGA Package e Pinout
Piedinatura UG892, GW1NRF-4B

Terminologia e abbreviazioni
La terminologia e le abbreviazioni utilizzate in questo manuale sono mostrate nella Tabella 1-1 di seguito.

Tabella 1-1 Abbreviazione e terminologia

Terminologia e abbreviazioni	Nome e cognome
FPGA	Array di gate programmabile sul campo
SORSO	Sistema nel pacchetto
GPIO	I/O programmabile Gowin
QN48	QFN48
QN48E	QFN48E

Supporto e feedback
Gowin Semiconductor fornisce ai clienti un supporto tecnico completo. Se hai domande, commenti o suggerimenti, non esitare a contattarci direttamente nei seguenti modi.

Websito: www.gowinsemi.com
E-mail: support@gowinsemi.com

Sopraview

La serie GW1NRF di prodotti FPGA è la prima generazione di prodotti della famiglia LittleBee® e rappresenta una forma di SoC FPGA. La serie GW1NRF di prodotti FPGA integra un processore hardcore a 32 bit e supporta la radio Bluetooth 5.0 Low Energy. Hanno abbondanti unità logiche, IO, risorse B-SRAM e DSP integrate, modulo di gestione dell'alimentazione e modulo di sicurezza. La serie GW1NRF offre basso consumo energetico, istantanea, basso costo, non volatile, alta sicurezza, vari pacchetti e utilizzo flessibile.

Pacchetto senza PB
La serie GW1NRF di prodotti Bluetooth FPGA è priva di PB in linea con le direttive ambientali dell'UE ROHS. Le sostanze utilizzate nella serie GW1NRF di prodotti Bluetooth FPGA sono pienamente conformi agli standard IPC-1752.

Pacchetto, max. Informazioni I/O utente e LVDS Paris
Tabella 2-1 Pacchetto, max. Informazioni I/O utente e LVDS Paris

Pacchetto	Passo (mm)	Dimensioni (mm)	GW1NRF-4B
QN48	0.4	6x6	25(4)
QN48E	0.4	6x6	25(4)

Nota

In questo manuale vengono utilizzate abbreviazioni per fare riferimento ai tipi di confezione. Vedi 1.3Terminologia e abbreviazioni.
Per maggiori dettagli, vedere la scheda tecnica dei prodotti Bluetooth FPGA della serie GW1NRF.
Il JTAGSEL_N e JTAG i pin non possono essere utilizzati come I/O contemporaneamente. I dati in questa tabella sono quando i quattro JTAG i pin (TCK, TDI, TDO e TMS) vengono utilizzati come I/O;

Pin di alimentazione
Tabella 2-2 Altri pin della serie GW1NRF

VCC	VCCO0	VCCO1	VCCO2
VCCO3	VCCX	VSS

Pin Quantità
Quantità di pin GW1NRF-4B

Tabella 2-3 Quantità di pin GW1NRF-4B

Tipo di pin		GW1NRF-4B
Tipo di pin		QN48	QN48E
Estremità singola I/O/Coppia differenziale/LVDS[1]	BANCA0	9/4/0	9/4/0
	BANCA1	4/1/1	4/1/1
	BANCA2	8/4/3	8/4/3
	BANCA3	4/1/0	4/1/0
Massimo. I/O utente[2]		25	25
Coppia Differenziale		10	10
Vero output LVDS		4	4
VCC		2	2
VCCX		1	1
VCCO0/VCCO3[3]		1	1
VCCO1/VCCO2[3]		1	1
VSS		2	1
MODALITÀ0		0	0
MODALITÀ1		0	0
MODALITÀ2		0	0
JTAGSEL_N		1	1
Tipo di pin		GW1NRF-4B
Tipo di pin		QN48	QN48E
Estremità singola I/O/Coppia differenziale/LVDS[1]	BANCA0	9/4/0	9/4/0
	BANCA1	4/1/1	4/1/1
	BANCA2	8/4/3	8/4/3
	BANCA3	4/1/0	4/1/0
Massimo. I/O utente[2]		25	25
Coppia Differenziale		10	10
Vero output LVDS		4	4
VCC		2	2
VCCX		1	1
VCCO0/VCCO3[3]		1	1
VCCO1/VCCO2[3]		1	1
VSS		2	1
MODALITÀ0		0	0
MODALITÀ1		0	0
MODALITÀ2		0	0
JTAGSEL_N		1	1

Nota!

[1] Il numero di I/O single end/differenziali/LVDS include pin CLK e pin di download.
[2] Il JTAGSEL_N e JTAG i pin non possono essere utilizzati come I/O contemporaneamente. I dati in questa tabella sono quando i quattro JTAG i pin (TCK, TDI, TDO e TMS) vengono utilizzati come I/O; Quando la modalità [2:0] = 001, JTAGSEL_N e i quattro JTAG i pin (TCK, TDI, TDO e TMS) possono essere utilizzati come GPIO contemporaneamente e il Max. I/O utente più uno.

[3] Multiplexing dei pin.

Definizioni dei pin
La posizione dei pin nella serie GW1NRF di prodotti Bluetooth FPGA varia a seconda dei diversi pacchetti.
La Tabella 2-4 fornisce una panoramica dettagliataview di I/O utente, pin multifunzione, pin dedicati e altri pin.
Tabella 2-4 Definizione dei Pin nella serie GW1NRF di prodotti Bluetooth FPGA

Nome pin	Entrata/uscita	Descrizione
Massimo I/O utente
IO[Fine][Numero riga/colonna][A/B]	Entrata/uscita	[Fine] indica la posizione del perno, inclusa L(sinistra) R(destra) B(in basso) e T(in alto) [Numero riga/colonna] indica il numero di riga/colonna del pin. Se [End] è T(top) o B(bottom), il pin indica il numero di colonna della CFU corrispondente. Se [Fine] è L(sinistra) o R(destra), il segnaposto indica il numero di riga della CFU corrispondente. [A/B] indica le informazioni sulla coppia di segnali differenziali.
Pin multifunzione
IO[Fine][Numero riga/colonna][A/B]/MMM		/MMM rappresenta una o più altre funzioni oltre all'I/O utente generico. Questi pin possono essere utilizzati come I/O utente quando le funzioni non vengono utilizzate.
RICONFIG_N	I, pull-up debole interno	Avvia la nuova modalità GowinCONFIG quando le pulsazioni sono basse
PRONTO	Entrata/uscita	Il livello alto indica che il dispositivo può essere attualmente programmato e configurato Il livello basso indica che il dispositivo non può essere attualmente programmato e configurato
FATTO	Entrata/uscita	Alto livello indica il successo del programma e della configurazione Il livello basso indica che la programmazione e la configurazione sono incomplete o non riuscite
FASTRD_N /D3	Entrata/uscita	In modalità MSPI, FASTRD_N viene utilizzata come porta di velocità di accesso Flash. Basso indica la modalità di accesso Flash ad alta velocità; alto indica la modalità di accesso Flash normale. Porta dati D3 in modalità CPU
MCL/D4	Entrata/uscita	Uscita orologio MCLK in modalità Mspi Porta dati D4 in modalità CPU
MCS_N /D5	Entrata/uscita	Abilita il segnale MCS_N in modalità MSPI, attivo-basso Porta dati D5 in modalità CPU
MI/D7	Entrata/uscita	MISO in modalità Mspi: ingresso dati master/uscita dati slave Porta dati D7 in modalità CPU
MO / G6	Entrata/uscita	MISO in modalità Mspi: output dati master/input dati slave Porta dati D6 in modalità CPU
SSPI_CS_N/D0	Entrata/uscita	Abilita il segnale SSPI_CS_N nel mod SSPI,

Nome pin	Entrata/uscita	Descrizione
		attivo-basso, porta dati pull up interna debole D0 in modalità CPU
COSÌ /D1	Entrata/uscita	MISO in modalità Mspi: ingresso dati master/uscita dati slave Porta dati D1 in modalità CPU
SI/D2	Entrata/uscita	MISO in modalità Mspi: output dati master/input dati slave Porta dati D2 in modalità CPU
Stimolazione magnetica	I, pull-up debole interno	Ingresso in modalità seriale in JTAG modalità
TCK	I	Ingresso orologio seriale in JTAG modalità, che deve essere collegata con una resistenza drop-down da 4.7 K sul PCB
TDI	I, pull-up debole interno	Immissione dati seriale in JTAG modalità
TDO	O	Uscita dati seriale in JTAG modalità
JTAGSEL_N	I, pull-up debole interno	Selezionare il segnale in JTAG modalità attiva-bassa
SCLC	I	Ingresso orologio in modalità SSPI, SERIAL e CPU
Din	I, pull-up debole interno	Immettere i dati in modalità SERIALE
DOUT	O	Dati in uscita in modalità SERIALE
CLKHOLD_N	I, pull-up debole interno	Livello alto, SCLK verrà connesso internamente in modalità SSPI o modalità CPU Livello basso, SCLK verrà disconnesso dalla modalità SSPI o dalla modalità CPU
MER_N	I	Selezionare l'ingresso/uscita dati di D[7:0] in modalità CPU
GCLKT_[x]	I	Pin di ingresso orologio globale, T(True), [x]: orologio globale n.
GCLKC_[x]	I	Pin di ingresso differenziale di GCLKT_[x], C(Comp), [x]: orologio globale n.[1]
LPLL_T_fb/RPLL_T_fb	I	Pin di ingresso feedback PLL sinistro/destro, T (Vero)
LPLL_C_fb/RPLL_C_fb	I	Pin di ingresso feedback PLL sinistro/destro, C(Comp)
LPLL_T_in/RPLL_T_in	I	Pin di ingresso clock PLL sinistro/destro, T (vero)
LPLL_C_in/RPLL_C_in	I	Pin ingresso clock PLL sinistro/destro, C(Comp)
MODALITÀ2	I, pull-up debole interno	Pin di selezione modalità GowinCONFIG.
MODALITÀ1	I, pull-up debole interno	Pin di selezione modalità GowinCONFIG.
MODALITÀ0	I, pull-up debole interno	Pin di selezione modalità GowinCONFIG.
Altri Pin
NC	NA	Prenotato.
VSS	NA	Perni di messa a terra
VCC	NA	Pin di alimentazione per la logica del core interno.
Codice VCCO#	NA	Pin di alimentazione per I/O voltage di I/O BANK#.

Nome pin	Entrata/uscita	Descrizione
VCCX	NA	Pin di alimentazione per voltage.

Nota!

Quando l'ingresso è single-ended, il pin GCLKC_[x] non è un orologio globale.

6 BANCO DI I/O Introduzione
Ci sono quattro banchi I/O nella serie di prodotti FPGA GW1NRF. La distribuzione I/O BANK della serie GW1NRF di prodotti Bluetooth FPGA è mostrata nella Figura 2-1.
Figura 2-1 Serie GW1NRF di prodotti Bluetooth FPGA Distribuzione dei banchi I/O

Questo manuale fornisce una panoramicaview della distribuzione view dei pin della serie GW1NRF di prodotti FPGA Bluetooth. I quattro banchi I/O che compongono la serie GW1NRF di
I prodotti FPGA Bluetooth sono contrassegnati con quattro colori diversi.

Vari simboli vengono utilizzati per l'I/O dell'utente, l'alimentazione e la terra. I vari simboli e colori utilizzati per i vari pin sono definiti come segue:

- " indica l'I/O in BANK0. Il colore di riempimento cambia con la BANCA;
- denota l'I/O in BANK1. Il colore di riempimento cambia con la BANCA;
- ” indica l'I/O in BANK2. Il colore del riempimento cambia con la BANCA;
- ” ” indica l'I/O in BANK3. Il colore del riempimento cambia con la BANCA;
- ” ” indica VCC, VCCX e VCCO. Il colore del riempimento non cambia;
- ” ” indica VSS, il colore di riempimento non cambia;
- ” ” indica NC;
“ " indica BLE, il colore di riempimento non cambia

View della distribuzione dei pin

View della distribuzione dei pin GW1NRF-4B

View della distribuzione dei pin QN48
Figura 3-1 View della distribuzione dei pin GW1NRF-4B QN48 (in alto View)

Tabella 3-1 Altri pin in GW1NRF-4B QN48

VCC	11,37
VCCX	36
VCCO0/VCCO3	1
VCCO1/VCCO2	25
VSS	26,2

View della distribuzione dei pin QN48E
Figura 3-2 View della distribuzione dei pin GW1NRF-4B QN48E (in alto View)
Tabella 3-2 Altri pin in GW1NRF-4B QN48E

VCC	11,37
VCCX	36
VCCO0/VCCO3	1
VCCO1/VCCO2	25
VSS	26

Diagrammi del pacchetto

Schema del pacchetto QN48 (6 mm x 6 mm)
Figura 4-1 Profilo del pacchetto QN48

Profilo confezione QN48E (6 mm x 6 mm)
Figura 4-2 Profilo del pacchetto QN48E

SIMBOLO	MILLIMETRO
SIMBOLO	MINIMO	Nome	Massimo
A	0.75	0 8.5	0.85
A1		0.02	0.05
b	0.15	0.20	0.25
c	0.18	0.20	0.23
D	5.90	6.00	6.10
Giorno 2	4.10	4.20	4.30
e	0.40 BSC
Ne	4.40 BSC
Non d	4.40 BSC
E	5.90	6.00	6.10
E 2	4.10	4.20	4.30
L	0.35	0.40	0.45
h	0.30	0.35	0.40

Documenti / Risorse

Pacchetto e piedinatura dei prodotti FPGA Bluetooth serie GOWIN GW1NRF [pdf] Guida utente
Pacchetto e piedinatura dei prodotti FPGA Bluetooth serie GW1NRF, Serie GW1NRF, Pacchetto e piedinatura dei prodotti FPGA Bluetooth, Pacchetto e piedinatura dei prodotti FPGA, Pacchetto e piedinatura dei prodotti, Pacchetto e piedinatura, Piedinatura

Riferimenti

Manuale d'uso