Intel® FPGA P-Tile Avalon®
IP di streaming per PCI Express*
Design esample Guida per l'utente
Aggiornato per Intel®
Quartus® Prime Design Suite: 21.3
Versione IP: 6.0.0
Guida per l'utente
Design esample Descrizione
1.1. Descrizione funzionale per la progettazione di ingressi/uscite programmati (PIO) Esample
Il progetto PIO esample esegue trasferimenti di memoria da un processore host a un dispositivo di destinazione. In questo esample, il processore host richiede MemRd ed emWr a parola singola
TLP.
Il progetto PIO esample crea automaticamente il file fileÈ necessario simulare e compilare nel software Intel Prime. Il disegno esample copre una vasta gamma di parametri. Tuttavia non copre tutte le possibili parametrizzazioni del P-Tile Hard IP per PCIe.
Questo disegno esample include i seguenti componenti:
- La variante P-Tile Avalon Streaming Hard IP Endpoint (DUT) generata con i parametri specificati. Questo componente guida i dati TLP ricevuti all'applicazione PIO
- Il componente PIO Application (APPS), che esegue la traduzione necessaria tra i TLP PCI Express e il semplice Avalon-MM, scrive e legge nella memoria onchip.
- Un componente di memoria su chip (MEM). Per il disegno 1×16 esample, la memoria su chip è costituita da un blocco di memoria da 16 KB. Per il disegno 2×8 esample, la memoria su chip è composta da due blocchi di memoria da 16 KB.
- Reset Release IP: questo IP mantiene il circuito di controllo in reset fino a quando il dispositivo non è completamente entrato in modalità utente. L'FPGA asserisce l'uscita INIT_DONE per segnalare che il dispositivo è in modalità utente. L'IP Reset Release genera una versione invertita del segnale interno INIT_DONE per creare l'output nINIT_DONE che è possibile utilizzare per la progettazione. Il segnale nINIT_DONE è alto finché l'intero dispositivo non entra in modalità utente. Dopo l'asserzione nINIT_DONE (basso), tutta la logica è in modalità utente e funziona normalmente. È possibile utilizzare il segnale nINIT_DONE in uno dei seguenti modi:
- Per effettuare un reset esterno o interno.
- Per collegare l'ingresso di ripristino al ricetrasmettitore e ai PLL I/O.
- Per garantire l'abilitazione alla scrittura di blocchi di progettazione come blocchi di memoria incorporati, macchine a stati e registri a scorrimento.
- Per guidare in modo sincrono il registro, reimposta le porte di ingresso nel tuo progetto.
Il banco di prova di simulazione istanzia il progetto PIO example e un BFM porta root per interfacciarsi con l'endpoint di destinazione.
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Certificato ISO 9001: 2015
Figura 1. Diagramma a blocchi per il progettista della piattaforma PIO 1×16 Design Exampil banco di prova di simulazione
Figura 2. Diagramma a blocchi per il progettista della piattaforma PIO 2×8 Design Exampil banco di prova di simulazione
Il programma di test scrive e rilegge i dati dalla stessa posizione nella memoria su chip. Confronta i dati letti con il risultato atteso. Il test riporta "Simulazione interrotta a causa del completamento riuscito" se non si verificano errori. La P-Tegola Avalon
Progettazione in streaming, ad esample supporta le seguenti configurazioni:
- Endpoint Gen4 x16
- Endpoint Gen3 x16
- Endpoint Gen4 x8x8
- Endpoint Gen3 x8x8
Nota: Il banco di prova di simulazione per il design PCIe x8x8 PIO example è configurato per un singolo collegamento PCIe x8 sebbene il design attuale implementi due collegamenti PCIe x8.
Nota: Questo disegno esample supporta solo le impostazioni predefinite nell'editor dei parametri di P-tile Avalon Streaming IP per PCI Express.
Figura 3. Contenuti del sistema Platform Designer per P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer genera questo progetto per varianti fino alla Gen4 x16.
Figura 4. Contenuti del sistema Platform Designer per P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer genera questo progetto per varianti fino a Gen4 x8x8.
1.2. Descrizione funzionale per la progettazione della virtualizzazione I/O a radice singola (SR-IOV) Esample
Il design SR-IOV esample esegue trasferimenti di memoria da un processore host a un dispositivo di destinazione. Supporta fino a due PF e 32 VF per PF.
Il design SR-IOV esample crea automaticamente il file fileÈ necessario simulare e compilare nel software Intel Quartus Prime. È possibile scaricare il progetto compilato su
un kit di sviluppo Intel Stratix® 10 DX o un kit di sviluppo Intel Agilex™.
Questo disegno esample include i seguenti componenti:
- La variante DUT (IP Endpoint) P-Tile Avalon Streaming (Avalon-ST) generata con i parametri specificati. Questo componente invia i dati TLP ricevuti all'applicazione SR-IOV.
- Il componente SR-IOV Application (APPS), che esegue la traduzione necessaria tra i TLP PCI Express e il semplice Avalon-ST, scrive e legge nella memoria su chip. Per il componente SR-IOV APPS, un TLP di lettura della memoria genererà un completamento con i dati.
- Per un design SR-IOV esample con due PF e 32 VF per PF, ci sono 66 posizioni di memoria che il progetto examppuò accedere. I due PF possono accedere a due posizioni di memoria, mentre i 64 VF (2 x 32) possono accedere a 64 posizioni di memoria.
- Un IP di rilascio ripristinato.
Il banco di prova di simulazione istanzia il progetto SR-IOV esample e un BFM porta root per interfacciarsi con l'endpoint di destinazione.
Figura 5. Diagramma a blocchi per il progettista della piattaforma SR-IOV 1×16 Design Exampil banco di prova di simulazione
Figura 6. Diagramma a blocchi per il progettista della piattaforma SR-IOV 2×8 Design Exampil banco di prova di simulazione
Il programma di test scrive e rilegge i dati dalla stessa posizione nella memoria su chip su 2 PF e 32 VF per PF. Confronta i dati letti con quelli attesi
risultato. Il test riporta "Simulazione interrotta a causa del completamento riuscito" se non si verificano errori.
Il design SR-IOV esample supporta le seguenti configurazioni:
- Endpoint Gen4 x16
- Endpoint Gen3 x16
- Endpoint Gen4 x8x8
- Endpoint Gen3 x8x8
Figura 7. Contenuto del sistema Platform Designer per P-Tile Avalon-ST con SR-IOV per PCI Express 1×16 Design Example
Figura 8. Contenuto del sistema Platform Designer per P-Tile Avalon-ST con SR-IOV per PCI Express 2×8 Design Example
Guida rapida
Utilizzando il software Intel Quartus Prime, è possibile generare un progetto I/O programmato (PIO) ad esample per il core IP Intel FPGA P-Tile Avalon-ST Hard IP per PCI Express*. Il disegno generato esample riflette i parametri specificati. Il PIO example trasferisce i dati da un processore host a un dispositivo di destinazione. È appropriato per applicazioni con larghezza di banda ridotta. Questo disegno esample crea automaticamente il file fileÈ necessario simulare e compilare nel software Intel Quartus Prime. È possibile scaricare il progetto compilato sulla scheda di sviluppo FPGA. Per eseguire il download su hardware personalizzato, aggiornare le impostazioni di Intel Quartus Prime File (.qsf) con la corretta assegnazione dei pin . Figura 9. Fasi di sviluppo per il design esample
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
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2.1. Struttura della directory
Figura 10. Struttura delle directory per il progetto generato Esample
2.2. Generazione del disegno esample
Figura 11. Procedura
- Nel software Intel Quartus Prime Pro Edition, creare un nuovo progetto (File ➤ Creazione guidata nuovo progetto).
- Specificare la directory, il nome e l'entità di primo livello.
- Per Tipo di progetto, accettare il valore predefinito, Progetto vuoto. Fare clic su Avanti.
- Per Aggiungi FileFare clic su Avanti.
- Per Impostazioni famiglia, dispositivo e scheda in Famiglia, selezionare Intel Agilex o Intel Stratix 10.
- Se hai selezionato Intel Stratix 10 nell'ultimo passaggio, seleziona Stratix 10 DX nel menu a discesa Dispositivo.
- Seleziona il dispositivo di destinazione per il tuo progetto.
- Fare clic su Fine.
- Nel catalogo IP individuare e aggiungere Intel P-Tile Avalon-ST Hard IP per PCI Express.
- Nella finestra di dialogo Nuova variante IP, specifica un nome per il tuo IP. Fare clic su Crea.
- Nelle schede Impostazioni di primo livello e Impostazioni PCIe*, specifica i parametri per la tua variazione IP. Se si utilizza il design SR-IOV esample, effettuare le seguenti operazioni per abilitare SR-IOV:
UN. Nella scheda Dispositivo PCIe* sotto la scheda Funzionalità PCIe* PCI Express/PCI, seleziona la casella Abilita più funzioni fisiche.
B. Nella scheda Impostazioni di sistema multifunzione PCIe* e SR-IOV, seleziona la casella Abilita supporto SR-IOV e specifica il numero di PF e VF. Per le configurazioni x8, seleziona le caselle Abilita più funzioni fisiche e Abilita il supporto SR-IOV per entrambe le schede PCIe0 e PCIe1.
C. Nella scheda PCIe* MSI-X sotto la scheda PCIe* PCI Express / PCI Capabilities, abilitare la funzionalità MSI-X come richiesto.
D. Nella scheda PCIe* Base Address Registers, abilitare BAR0 sia per PF che per VF.
e. Altre impostazioni dei parametri non sono supportate per questo progetto, ad esamplui. - Sull'esampnella scheda Disegni, effettuare le seguenti selezioni:
UN. Per esampil design Files, attiva le opzioni Simulazione e Sintesi.
Se non hai bisogno di queste simulazioni o sintesi files, lasciare le opzioni corrispondenti disattivate riduce significativamente l'examptempo di generazione del progetto.
B. Per il formato HDL generato, nella versione corrente è disponibile solo Verilog.
C. Per Target Development Kit, selezionare il kit di sviluppo FPGA Intel Stratix 10 DX P-Tile ES1, il kit di sviluppo FPGA di produzione Intel Stratix 10 DX P-Tile o il kit di sviluppo FPGA Intel Agilex F-Series P-Tile ES0.
13. Selezionare Genera example Design per creare un design esample che è possibile simulare e scaricare sull'hardware. Se si seleziona una delle schede di sviluppo P-Tile, il dispositivo su quella scheda sovrascrive il dispositivo precedentemente selezionato nel progetto Intel Quartus Prime se i dispositivi sono diversi. Quando il prompt ti chiede di specificare la directory per il tuo example design, è possibile accettare la directory predefinita, ./intel_pcie_ptile_ast_0_example_design o scegli un'altra directory.
Figura 12. Exampla scheda Disegni
- Fare clic su Fine. Puoi salvare il tuo .ip file quando richiesto, ma non è necessario per poter utilizzare exampdesign.
- Apri l'exampil progetto di progettazione.
- Compila l'example progetto di design per generare il file .sof file per l'es. completoampil disegno. Questo file è ciò che scarichi su una scheda per eseguire la verifica dell'hardware.
- Chiudi il tuo exampil progetto di progettazione.
Tieni presente che non è possibile modificare le allocazioni dei pin PCIe nel progetto Intel Quartus Prime. Tuttavia, per facilitare l'instradamento del PCB, puoi utilizzare advantage delle funzionalità di inversione di corsia e di inversione di polarità supportate da questo IP.
2.3. Simulare il progetto esample
L'impostazione della simulazione prevede l'uso di un modello funzionale Root Port Bus (BFM) per esercitare il P-tile Avalon Streaming IP for PCIe (DUT) come mostrato di seguito
figura.
Figura 13. PIO Design Esampil banco di prova di simulazione
Per maggiori dettagli sul testbench e sui moduli in esso contenuti, fare riferimento a Testbench a pagina 15.
Il seguente diagramma di flusso mostra i passaggi per simulare la progettazione esampon:
Figura 14. Procedura
- Passare alla directory di simulazione del banco di prova, /pcie_ed_tb/pcie_ed_tb/sim/ /simulatore.
- Esegui lo script di simulazione per il simulatore di tua scelta. Fare riferimento alla tabella seguente.
- Analizzare i risultati.
Nota: P-Tile non supporta le simulazioni PIPE parallele.
Tabella 1. Passaggi per eseguire la simulazione
| Simulatore | Directory di lavoro | Istruzioni |
| ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition | <esample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Invoca vsim (digitando vsim, che fa apparire una finestra della console in cui puoi eseguire i seguenti comandi). 2. eseguire msim_setup.tcl Nota: in alternativa, invece di eseguire i passaggi 1 e 2, è possibile digitare: vsim -c -do msim_setup.tcl. 3. ld_debug 4. esegui -tutto 5. Una simulazione riuscita termina con il seguente messaggio: "Simulazione interrotta a causa del completamento riuscito!" |
| VCS* | <esample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Digitare sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| continua… | ||
| Simulatore | Directory di lavoro | Istruzioni |
| Nota: il comando precedente è un comando a riga singola. 2. Una simulazione riuscita termina con il seguente messaggio: "Simulazione interrotta a causa del completamento riuscito!" Nota: per eseguire una simulazione in modalità interattiva, utilizzare i seguenti passaggi: (se hai già generato un eseguibile simv in modalità non interattiva, elimina simv e simv.diadir) 1. Aprire vcs_setup.sh file e aggiungi un'opzione di debug al comando VCS: vcs -debug_access+r 2. Compila il disegno esampfile: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Avvia la simulazione in modalità interattiva: simv -gui & |
Questo banco di prova simula fino a una variante Gen4 x16.
Se non si verificano errori, la simulazione segnala "Simulazione interrotta a causa del completamento riuscito".
2.3.1. Banco di prova
Il testbench utilizza un modulo test driver, altpcietb_bfm_rp_gen4_x16.sv, per avviare la configurazione e le transazioni di memoria. All'avvio, il modulo test driver visualizza le informazioni dai registri Root Port e Endpoint Configuration Space, in modo che sia possibile correlarle ai parametri specificati utilizzando l'editor dei parametri.
L'exampLa progettazione del file e il testbench vengono generati dinamicamente in base alla configurazione scelta per P-Tile IP per PCIe. Il testbench utilizza i parametri specificati nell'editor dei parametri in Intel Quartus Prime. Questo banco di prova simula un collegamento PCI Express fino a ×16 utilizzando l'interfaccia PCI Express seriale. Il design del banco di prova consente di simulare più di un collegamento PCI Express alla volta. La figura seguente presenta un livello elevato view del design PIO examplui.
Figura 15. PIO Design Esampil banco di prova di simulazione
Il livello più alto del testbench istanzia i seguenti moduli principali:
- altpcietb_bfm_rp_gen4x16.sv: questo è il BFM PCIe della porta root.
//Percorso della directory
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: questa è la progettazione dell'endpoint con i parametri specificati.
//Percorso della directory
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: questo modulo è un obiettivo e iniziatore di transazioni per la progettazione PIO, ad esamplui.
//Percorso della directory
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: questo modulo è un obiettivo e iniziatore di transazioni per la progettazione SR-IOV examplui.
//Percorso della directory
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figura 16. Progettazione SR-IOV Esampil banco di prova di simulazione
Inoltre, il banco di prova dispone di routine che eseguono le seguenti attività:
- Genera il clock di riferimento per l'endpoint alla frequenza richiesta.
- Fornisce un ripristino PCI Express all'avvio.
Per ulteriori dettagli sul BFM della porta root, fare riferimento al capitolo TestBench della Guida per l'utente di Intel FPGA P-Tile Avalon streaming IP per PCI Express.
Informazioni correlate
Guida per l'utente Intel FPGA P-Tile Avalon streaming IP per PCI Express
2.3.1.1. Modulo driver di prova
Il modulo del driver di test, intel_pcie_ptile_tbed_hwtcl.v, crea un'istanza del BFM di livello superiore, altpcietb_bfm_top_rp.v.
Il BFM di livello superiore completa le seguenti attività:
- Crea un'istanza del driver e del monitor.
- Crea un'istanza del BFM della porta root.
- Crea un'istanza dell'interfaccia seriale.
Il modulo di configurazione, altpcietb_g3bfm_configure.v, esegue le seguenti attività:
- Configura e assegna le BAR.
- Configura la porta root e l'endpoint.
- Visualizza le impostazioni complete di spazio di configurazione, BAR, MSI, MSI-X e AER.
2.3.1.2. PIO Design Esampil banco di prova
La figura seguente mostra il progetto PIO esampGerarchia di progettazione della simulazione. I test per la progettazione PIO exampi le sono definiti con il parametro apps_type_hwtcl impostato su
3. I test eseguiti con questo valore di parametro sono definiti in ebfm_cfg_rp_ep_rootport, find_mem_bar e downstream_loop.
Figura 17. Progetto PIO Esample Gerarchia di progettazione della simulazione
Il testbench inizia con l'addestramento del collegamento e quindi accede allo spazio di configurazione dell'IP per l'enumerazione. Un'attività chiamata downstream_loop (definita nel file Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) esegue quindi il test del collegamento PCIe. Questo test consiste nei seguenti passaggi:
- Emettere un comando di scrittura della memoria per scrivere una singola dword di dati nella memoria su chip dietro l'endpoint.
- Emettere un comando di lettura della memoria per rileggere i dati dalla memoria su chip.
- Confrontare i dati letti con i dati scritti. Se corrispondono, il test lo conta come Superato.
- Ripetere i passaggi 1, 2 e 3 per 10 iterazioni.
La prima scrittura della memoria avviene intorno al 219 noi. È seguito da una lettura della memoria sull'interfaccia Avalon-ST RX del P-tile Hard IP per PCIe. Il TLP di completamento appare subito dopo la richiesta di lettura della memoria sull'interfaccia Avalon-ST TX.
2.3.1.3. Progettazione SR-IOV Esampil banco di prova
La figura seguente mostra il design SR-IOV esampGerarchia di progettazione della simulazione. I test per la progettazione SR-IOV example vengono eseguiti dal compito chiamato sriov_test,
che è definito in altpcietb_bfm_cfbp.sv.
Figura 18. Progettazione SR-IOV Esample Gerarchia di progettazione della simulazione
Il banco di prova SR-IOV supporta fino a due funzioni fisiche (PF) e 32 funzioni virtuali (VF) per PF.
Il testbench inizia con l'addestramento del collegamento e quindi accede allo spazio di configurazione dell'IP per l'enumerazione. Successivamente, esegue i seguenti passaggi:
- Invia una richiesta di scrittura in memoria a un PF seguita da una richiesta di lettura in memoria per rileggere gli stessi dati per il confronto. Se i dati letti corrispondono ai dati di scrittura, lo è
un passaggio. Questo test viene eseguito dall'attività chiamata my_test (definita in altpcietb_bfm_cfbp.v). Questo test viene ripetuto due volte per ogni PF. - Invia una richiesta di scrittura in memoria a un VF seguita da una richiesta di lettura in memoria per rileggere gli stessi dati per il confronto. Se i dati letti corrispondono ai dati di scrittura, lo è
un passaggio. Questo test viene eseguito dall'attività denominata cfbp_target_test (definita in altpcietb_bfm_cfbp.v). Questo test viene ripetuto per ogni VF.
La prima scrittura della memoria avviene intorno al 263 noi. È seguito da una lettura della memoria sull'interfaccia Avalon-ST RX di PF0 del P-tile Hard IP per PCIe. Il TLP di completamento appare subito dopo la richiesta di lettura della memoria sull'interfaccia Avalon-ST TX.
2.4. Compilazione del progetto Esample
- Navigare verso /intel_pcie_ptile_ast_0_example_design/ e aprire pcie_ed.qpf.
- Se selezioni uno dei due kit di sviluppo seguenti, le impostazioni relative al VID saranno incluse nel file .qsf file del disegno generato esample e non è necessario aggiungerli manualmente. Tieni presente che queste impostazioni sono specifiche della scheda.
• Kit di sviluppo FPGA Intel Stratix 10 DX P-Tile ES1
• Kit di sviluppo FPGA per produzione Intel Stratix 10 DX P-Tile
• Kit di sviluppo FPGA Intel Agilex serie F P-Tile ES0 - Nel menu Elaborazione, seleziona Avvia compilazione.
2.5. Installazione del driver del kernel Linux
Prima di poter testare il progetto, ad esample nell'hardware, è necessario installare il kernel Linux
autista. È possibile utilizzare questo driver per eseguire i seguenti test:
• Un test di collegamento PCIe che esegue 100 scritture e letture
• Spazio di memoria DWORD
legge e scrive
• Spazio di configurazione DWORD legge e scrive
(1)
Inoltre, è possibile utilizzare il driver per modificare il valore dei seguenti parametri:
• La BAR utilizzata
• Il dispositivo selezionato (specificando i numeri di bus, dispositivo e funzione (BDF) per
il dispositivo)
Completare i seguenti passaggi per installare il driver del kernel:
- Passare a ./software/kernel/linux sotto example directory di generazione del progetto.
- Modificare le autorizzazioni per l'installazione, il caricamento e lo scaricamento files:
$ chmod 777 installa carica scarica - Installa il driver:
$ sudo ./install - Verificare l'installazione del driver:
$ lsmod | grep intel_fpga_pcie_drv
Risultato atteso:
intel_fpga_pcie_drv 17792 0 - Verificare che Linux riconosca il design PCIe exampon:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Nota: Se hai modificato l'ID del fornitore, sostituisci quello di Intel con il nuovo ID del fornitore
ID fornitore in questo comando.
Risultato atteso:
Driver del kernel in uso: intel_fpga_pcie_drv
2.6. Esecuzione del progetto Esample
Ecco le operazioni di test che puoi eseguire sul P-Tile Avalon-ST PCIe design examples:
- In questa guida per l'utente, i termini parola, DWORD e QWORD hanno lo stesso significato che hanno nelle specifiche di base PCI Express. Una parola è di 16 bit, una DWORD è di 32 bit e una QWORD è di 64 bit.
Tabella 2. Operazioni di test supportate da P-Tile Avalon-ST PCIe Design Examples
| Operazioni | BAR obbligatoria | Supportato da P-Tile Avalon-ST PCIe Design Example |
| 0: test di collegamento: 100 scritture e letture | 0 | SÌ |
| 1: scrive lo spazio di memoria | 0 | SÌ |
| 2: Leggi lo spazio di memoria | 0 | SÌ |
| 3: Scrivi lo spazio di configurazione | N / A | SÌ |
| 4: Leggi lo spazio di configurazione | N / A | SÌ |
| 5: Cambia BAR | N / A | SÌ |
| 6: Cambia dispositivo | N / A | SÌ |
| 7: Abilita SR-IOV | N / A | Sì (*) |
| 8: Effettua un test di collegamento per ogni funzione virtuale abilitata appartenente al dispositivo corrente | N / A | Sì (*) |
| 9: Eseguire il DMA | N / A | NO |
| 10: Esci dal programma | N / A | SÌ |
Nota: (*) Queste operazioni di test sono disponibili solo quando il design SR-IOV example è selezionato.
2.6.1. Esecuzione di PIO Design Example
- Passare a ./software/utente/example sotto il disegno exampla directory.
- Compila il disegno esampl'applicazione:
$ fare - Esegui il test:
$ sudo ./intel_fpga_pcie_link_test
È possibile eseguire il test del collegamento Intel FPGA IP PCIe in modalità manuale o automatica. Scegli da:
• In modalità automatica, l'applicazione seleziona automaticamente il dispositivo. Il test seleziona il dispositivo Intel PCIe con il BDF più basso facendo corrispondere l'ID del fornitore.
Il test seleziona anche la BAR più bassa disponibile.
• In modalità manuale il test richiede bus, dispositivo, numero di funzione e BAR.
Per Intel Stratix 10 DX o Intel Agilex Development Kit, è possibile determinare il file
BDF digitando il seguente comando:
$ lspci -d 1172:
4. Ecco samptrascrizioni delle modalità automatica e manuale:
Modalità automatica:
Modalità manuale:
Informazioni correlate
Ispettore collegamento PCIe terminatoview
Utilizza PCIe Link Inspector per monitorare il collegamento a livello fisico, collegamento dati e transazione.
2.6.2. Esecuzione di SR-IOV Design Example
Ecco i passaggi per testare il design SR-IOV esampfile sull'hardware:
- Esegui il test del collegamento Intel FPGA IP PCIe eseguendo sudo ./
comando intel_fpga_pcie_link_test e quindi selezionare l'opzione 1:
Seleziona manualmente un dispositivo. - Immettere il BDF della funzione fisica per la quale sono allocate le funzioni virtuali.
- Immettere BAR “0” per procedere al menu test.
- Immettere l'opzione 7 per abilitare SR-IOV per il dispositivo corrente.
- Immettere il numero di funzioni virtuali da abilitare per il dispositivo corrente.
- Immettere l'opzione 8 per eseguire un test di collegamento per ogni funzione virtuale abilitata allocata per la funzione fisica. L'applicazione di test del collegamento eseguirà 100 scritture di memoria con una singola dword di dati ciascuna, quindi rileggerà i dati per il controllo. Al termine del test, l'applicazione stamperà il numero di funzioni virtuali che non hanno superato il test di collegamento.
7. In un nuovo terminale, eseguire lspci –d 1172: | grep -c Comando “Altera” per verificare l'enumerazione di PF e VF. Il risultato atteso è la somma del numero di funzioni fisiche e del numero di funzioni virtuali.
P-tile Avalon Streaming IP per progettazione PCI Express
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Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
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Cronologia delle revisioni del documento per Intel P-Tile Avalon
Streaming IP rigido per PCIe Design Example Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2021.10.04 | 21.3 | 6.0.0 | Modificate le configurazioni supportate per il design SR-IOV esample da Gen3 x16 EP e Gen4 x16 EP a Gen3 x8 EP e Gen4 x8 EP nella descrizione funzionale per la virtualizzazione I/O a radice singola (SR-IOV) Design Example sezione. Aggiunto il supporto per il kit di sviluppo FPGA Intel Stratix 10 DX P-tile Production alla generazione del progetto Example sezione. |
| 2021.07.01 | 21.2 | 5.0.0 | Rimosse le forme d'onda di simulazione per la progettazione PIO e SR-IOV esample dalla sezione Simulazione del progetto Examplui. Aggiornato il comando per visualizzare il BDF nella sezione Esecuzione di PIO Design Examplui. |
| 2020.10.05 | 20.3 | 3.1.0 | Rimossa la sezione Registri dal design di Avalon Streaming exampi le non hanno alcun registro di controllo. |
| 2020.07.10 | 20.2 | 3.0.0 | Aggiunte forme d'onda di simulazione, descrizioni dei casi di test e descrizioni dei risultati dei test per la progettazione, ad esampmeno. Aggiunte istruzioni di simulazione per il simulatore ModelSim all'esempio Simulazione del progettoample sezione. |
| 2020.05.07 | 20.1 | 2.0.0 | Aggiornato il titolo del documento in Intel FPGA P-Tile Avalon streaming IP per PCI Express Design Example Guida per l'utente per soddisfare le nuove linee guida legali sulla denominazione. Aggiornato il comando di simulazione della modalità interattiva VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Aggiunto il design SR-IOV esampla descrizione. |
| 2019.11.13 | 19.3 | 1.0.0 | Aggiunti Gen4 x8 Endpoint e Gen3 x8 Endpoint all'elenco delle configurazioni supportate. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Versione iniziale. |
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ISO
9001:2015
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Numero identificativo: 683038
UG-20234
Versione: 2021.10.04
Documenti / Risorse
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