HDMI Arria 10 FPGA IP Design Esample
Guida per l'utenteHDMI Intel® Arria 10 IP FPGA
Design esample Guida per l'utente
Aggiornato per Intel®Quartus®
Prime Design Suite: 22.4
Versione IP: 19.7.1

HDMI Intel® FPGA IP Design esample Guida introduttiva per i dispositivi Intel® Arria® 10

I dispositivi HDMI Intel® 10 presentano un banco di prova di simulazione e un design hardware che supporta la compilazione e il test dell'hardware.
Progettazione IP FPGA esample per Intel Arria®
L'HDMI Intel FPGA IP offre il seguente design esamples:

• Design di ritrasmissione HDMI 2.1 RX-TX con modalità FRL (Fixed Rate Link) abilitata
• Design di ritrasmissione HDMI 2.0 RX-TX con modalità FRL disabilitata
• Design HDCP su HDMI 2.0

Nota: La funzione HDCP non è inclusa nel software Intel® Quartus Prime Pro Edition.
Per accedere alla funzione HDCP, contattare Intel all'indirizzo https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Quando generi un design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
Figura 1. Fasi di sviluppoInformazioni correlate
HDMI Intel FPGA IP Guida per l'utente
1.1. Generazione del disegno
Utilizzare l'editor di parametri IP HDMI Intel FPGA nel software Intel Quartus Prime per generare il progetto esamples. Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di terzi.
A cominciare dai Nios® II EDS nel software Intel Quartus Prime Pro Edition versione 19.2 e Intel Quartus Prime Standard Edition versione 19.1, Intel ha rimosso il componente Cygwin nella versione Windows* di Nios II EDS, sostituendolo con Windows* Subsytem for Linux (WSL). Se sei un utente Windows*, devi installare WSL prima di generare il tuo progetto, ad esamplui.
Figura 2. Generazione del flusso di progettazione

1. Crea un progetto destinato alla famiglia di dispositivi Intel Arria 10 e seleziona il dispositivo desiderato.
2. Nel catalogo IP, individuare e fare doppio clic su Protocolli di interfaccia ➤ Audio e video ➤ HDMI Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP o Nuova variante IP.
3. Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file di nome .ip o .qsys.
4. Fare clic su OK. Viene visualizzato l'editor dei parametri.
5. Nella scheda IP, configurare i parametri desiderati sia per TX che per RX.
6. Attiva il parametro Support FRL per generare il design HDMI 2.1 esample in modalità FRL. Disattivalo per generare il design HDMI 2.0 esample senza FRL.
7. Sul design esampscheda le, selezionare Arria 10 HDMI RX-TX Retransmit.
8. Selezionare Simulazione per generare il banco di prova e selezionare Sintesi per generare il progetto hardware esample.Devi selezionare almeno una di queste opzioni per generare il disegno esample fileS. Se selezioni entrambi, il tempo di generazione è più lungo.
9. Per Genera File Formatta, seleziona Verilog o VHDL.
10. Per Target Development Kit, selezionare Intel Arria 10 GX FPGA Development Kit. Se selezioni un kit di sviluppo, il dispositivo di destinazione (selezionato nel passaggio 4) cambia per corrispondere al dispositivo sulla scheda di destinazione. Per il kit di sviluppo FPGA Intel Arria 10 GX, il dispositivo predefinito è 10AX115S2F4I1SG.
11. Fare clic su Genera esampil Design.

Informazioni correlate
Come installare il sottosistema Windows* per Linux* (WSL) sul sistema operativo Windows*?
1.2. Simulare il progetto
Il testbench HDMI simula un progetto di loopback seriale da un'istanza TX a un'istanza RX. Generatore di pattern video interno, audio sampil generatore di file, il generatore di dati in banda laterale e i moduli del generatore di dati ausiliari guidano l'istanza HDMI TX e l'uscita seriale dall'istanza TX si collega all'istanza RX nel banco di prova.
Figura 3. Flusso di simulazione del progetto

1. Vai alla cartella di simulazione desiderata.
2. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore.
3. Analizzare i risultati.

Tabella 1. Passaggi per eseguire la simulazione

Simulatore	Directory di lavoro	Istruzioni
Riviera-PRO*	/simulazione/aldec	Nella riga di comando, digitare
		vsim -c -do aldec.do
ModelloSim*	/simulazione/mentore	Nella riga di comando, digitare
		vsim -c -do mentore.do
VCS*	/simulazione/sinossi/vcs	Nella riga di comando, digitare
		fonte vcs_sim.sh
VCSMX	/simulazione/sinossi/ vcsmx	Nella riga di comando, digitare
		fonte vcsmx_sim.sh
Xcelio* Parallelo	/simulazione/xcelium	Nella riga di comando, digitare
		fonte xcelium_sim.sh

Una simulazione riuscita termina con il seguente messaggio:
# SIMBOLI_PER_OROLOGIO = 2
#VIC = 4
#TAR_FRL = 0
#BPP = 0
# FREQUENZA_AUDIO (kHz) = 48
# CANALE_AUDIO = 8
# Passaggio di simulazione
1.3. Compilazione e test del progetto

Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:

1. Garantire hardware esampla generazione del design è completa.
2. Avvia il software Intel Quartus Prime e apri il file .qpf file.
   • Design HDMI 2.1 esample con Support FRL abilitato: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • Design HDMI 2.0 esample con Support FRL disabilitato: projectd directory/quartus/a10_hdmi2_demo.qpf
3. Fare clic su Elaborazione ➤ Avvia compilazione.
4. Dopo la corretta compilazione, un file .sof file sarà generato in quartus/output_filedirectory s.
5. Connettersi alla porta FMC di bordo B (J2):
   • Design HDMI 2.1 esample con supporto FRL abilitato: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nota: Puoi selezionare la revisione della tua scheda figlia Bitec HDMI. Sotto il Design Exampscheda le, impostare Revisione scheda figlia HDMI su Revisione 9, Revisione o nessuna scheda figlia. Il valore predefinito è Revisione 9.
   • Design HDMI 2.0 esampfile con supporto FRL disabilitato: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Collegare il TX (P1) della scheda figlia Bitec FMC ad una sorgente video esterna.
7. Collegare l'RX (P2) della scheda figlia Bitec FMC a un video sink o analizzatore video esterno.
8. Assicurarsi che tutti gli interruttori sulla scheda di sviluppo siano nella posizione predefinita.
9. Configura il dispositivo Intel Arria 10 selezionato sulla scheda di sviluppo utilizzando il file .sof generato file (Strumenti ➤ Programmatore ).
10. L'analizzatore dovrebbe visualizzare il video generato dalla sorgente.

Informazioni correlate
Guida per l'utente del kit di sviluppo FPGA Intel Arria 10
1.4. HDMI Intel FPGA IP Design esample Parametri
Tabella 2.
HDMI Intel FPGA IP Design esample Parametri per i dispositivi Intel Arria 10 Queste opzioni sono disponibili solo per i dispositivi Intel Arria 10.

Parametro	Valore	Descrizione
Design disponibile esample
Seleziona Design	Ritrasmissione Arria 10 HDMI RX-TX	Seleziona il design esampfile da generare.

Design esample Files
Simulazione	Acceso, spento	Attiva questa opzione per generare il file necessario files per il banco di prova di simulazione.
Sintesi	Acceso, spento	Attiva questa opzione per generare il file necessario files per la compilazione di Intel Quartus Prime e la dimostrazione dell'hardware.

Formato HDL generato
Generare File Formato	Verlog, VHDL	Seleziona il tuo formato HDL preferito per il design generato esample fileimpostato. Nota: Questa opzione determina solo il formato per l'IP di primo livello generato fileS. Tutti gli altri files (esample banchi prova e di primo livello files per la dimostrazione dell'hardware) sono in formato Verilog HDL

Kit di sviluppo del bersaglio
Seleziona Consiglio	Nessun kit di sviluppo,	Seleziona la scheda per il design mirato esamplui.
	Kit di sviluppo FPGA Arria 10 GX, Kit di sviluppo personalizzato	• Nessun kit di sviluppo: questa opzione esclude tutti gli aspetti hardware per la progettazione, ad esample. Il core IP imposta tutte le assegnazioni dei pin su pin virtuali. • Arria 10 GX FPGA Development Kit: questa opzione seleziona automaticamente il dispositivo di destinazione del progetto in modo che corrisponda al dispositivo su questo kit di sviluppo. È possibile modificare il dispositivo di destinazione utilizzando il file Cambia dispositivo di destinazione parametro se la tua revisione della scheda ha una variante del dispositivo diversa. Il core IP imposta tutte le assegnazioni dei pin in base al kit di sviluppo.
		•Kit di sviluppo personalizzato: questa opzione consente la progettazione exampfile da testare su un kit di sviluppo di terze parti con un FPGA Intel. Potrebbe essere necessario impostare autonomamente le assegnazioni dei pin.

Dispositivo di destinazione
Cambia dispositivo di destinazione	Acceso, spento	Attiva questa opzione e seleziona la variante del dispositivo preferita per il kit di sviluppo.

Design HDMI 2.1 esample (Supporto FRL = 1)

Il design HDMI 2.1 esample in modalità FRL mostra un loopback parallelo di un'istanza HDMI comprendente quattro canali RX e quattro canali TX.
Tabella 3. Design HDMI 2.1 Esampfile per dispositivi Intel Arria 10

Design esample	Velocità dati	Modalità canale	Tipo di loopback
Ritrasmissione Arria 10 HDMI RX-TX	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Semplice	Parallelo con il buffer FIFO

Caratteristiche

• Il design istanzia i buffer FIFO per eseguire un passthrough diretto del flusso video HDMI tra il sink e la sorgente HDMI 2.1.
• Il design è in grado di passare dalla modalità FRL alla modalità TMDS durante il tempo di esecuzione.
• Il design utilizza lo stato del LED per il debugging anticipatotage.
• Il design viene fornito con istanze HDMI RX e TX.
• Il design dimostra l'inserimento e il filtraggio dell'InfoFrame Dynamic Range e Mastering (HDR) nel modulo di collegamento RX-TX.
• Il progetto negozia la velocità FRL tra il sink collegato a TX e la sorgente collegata a RX. Il design passa attraverso l'EDID dal dissipatore esterno all'RX integrato nella configurazione predefinita. Il processore Nios II negozia la base del collegamento sulla capacità del dissipatore connesso al TX. Puoi anche attivare l'interruttore integrato user_dipsw per controllare manualmente le funzionalità FRL TX e RX.
• Il design include diverse funzionalità di debug.
  L'istanza RX riceve una sorgente video dal generatore video esterno e i dati passano quindi attraverso un FIFO di loopback prima di essere trasmessi all'istanza TX. È necessario collegare un analizzatore video esterno, un monitor o un televisore con connessione HDMI al core TX per verificarne la funzionalità.

2.1. Diagramma a blocchi del progetto di ritrasmissione HDMI 2.1 RX-TX
Il design di ritrasmissione HDMI RX-TX esample dimostra il loopback parallelo in modalità canale simplex per HDMI 2.1 con supporto FRL abilitato.
Figura 4. Diagramma a blocchi di ritrasmissione HDMI 2.1 RX-TX2.2. Creazione di design solo RX o solo TXns
Per gli utenti avanzati, è possibile utilizzare il design HDMI 2.1 per creare un design solo TX o RX.
Figura 5. Componenti richiesti per la progettazione solo RX o solo TXPer utilizzare componenti solo RX o TX, rimuovere i blocchi irrilevanti dal progetto.
Tabella 4. Requisiti di progettazione solo RX e solo TX

Requisiti utente	Conserva	Rimuovere	Aggiungere
Solo ricezione HDMI	RX in alto	• TX in alto • Collegamento RX-TX • Sottosistema CPU • Arbitro del ricetrasmettitore	–
Solo trasmissione HDMI	•TX Superiore •Sottosistema CPU	•RX in alto • Collegamento RX-TX •Arbitro del ricetrasmettitore	Generatore di modelli video (modulo personalizzato o generato dalla suite di elaborazione video e immagini (VIP))

Oltre alle modifiche RTL, è necessario modificare anche lo script main.c.
• Per i progetti solo HDMI TX, disaccoppiare l'attesa per lo stato di blocco HDMI RX rimuovendo le righe seguenti e sostituendole con
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
mentre (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Riconfigura Tx dopo che rx è bloccato
se (rx_hdmi_lock == 1) {
se (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} altro {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Per i progetti solo HDMI RX, mantieni solo le seguenti righe nello script main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Requisiti hardware e software
Intel utilizza il seguente hardware e software per testare il design, ad esamplui.
Hardware

• Kit di sviluppo FPGA Intel Arria 10 GX
• Sorgente HDMI 2.1 (Generatore Quantum Data 980 48G)
• Dissipatore HDMI 2.1 (analizzatore Quantum Data 980 48G)
• Scheda figlia Bitec HDMI FMC 2.1 (revisione 9)
• Cavi HDMI 2.1 Categoria 3 (testato con cavo HDMI 48 Belkin 2.1 Gbps)

Software

• Software Intel Quartus Prime Pro Edition versione 20.1

2.4. Struttura della directory
Le directory contengono il file generato files per il design HDMI Intel FPGA IP esamplui.
Figura 6. Struttura delle directory per il progetto esampleTabella 5. RTL generato Files

Cartelle	Files/Sottocartelle
comune	controllo_orologio.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
GxB-IT	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
riconfigurare	mr_rx_iopll_tmds/
	signor_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
SDC	a10_hdmi2.sdc
	jtag.sdc

Tabella 6. Simulazione generata Files
Fare riferimento al Banco di prova di simulazione sezione per ulteriori informazioni

Cartelle	Files
aldecco	/aldec.do
	/rivierapro_setup.tcl
cadenza	/cds.lib
	/hdl.var
mentore	/mentor.do
	/msim_setup.tcl
sinossi	/vcs/fileelenco.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelio	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
comune	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabella 7. Software generato Files

Cartelle	Files
tx_control_src Nota: La cartella tx_control contiene anche duplicati di questi files.	globale.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	principale.c
	pio_read_write.c
	pio_read_write.h

2.5. Componenti di progettazione
Il design HDMI Intel FPGA IP esample è costituito dai componenti comuni di livello superiore e dai componenti superiori HDMI TX e RX.
2.5.1. Componenti HDMI TX
I componenti principali di HDMI TX includono i componenti principali di livello superiore TX e IOPLL, controller di ripristino PHY del ricetrasmettitore, PHY nativo del ricetrasmettitore, PLL TX, gestione della riconfigurazione TX e blocchi del buffer di uscita.
Figura 7. Componenti superiori HDMI TXTabella 8. Componenti superiori HDMI TX

Modulo	Descrizione
Nucleo TX HDMI	L'IP riceve i dati video dal livello superiore ed esegue la codifica dei dati ausiliari, la codifica dei dati audio, la codifica dei dati video, lo scrambling, la codifica TMDS o la pacchettizzazione.
IOPLL	L'IOPLL (iopll_frl) genera il clock FRL per il core TX. Questo clock di riferimento riceve il clock di uscita TX FPLL. Frequenza di clock FRL = Velocità dati per corsie x 4 / (caratteri FRL per clock x 18)
Controller di ripristino PHY del ricetrasmettitore	Il controller di ripristino PHY del ricetrasmettitore garantisce un'inizializzazione affidabile dei ricetrasmettitori TX. L'ingresso di ripristino di questo controller viene attivato dal livello superiore e genera il segnale di ripristino analogico e digitale corrispondente al blocco Transceiver Native PHY in base alla sequenza di ripristino all'interno del blocco. Il segnale di uscita tx_ready da questo blocco funziona anche come segnale di ripristino per l'IP HDMI Intel FPGA per indicare che il ricetrasmettitore è attivo e funzionante e pronto a ricevere dati dal core.
Ricetrasmettitore PHY nativo	Blocco ricetrasmettitore rigido che riceve i dati paralleli dal core HDMI TX e serializza i dati dalla trasmissione. Nota: Per soddisfare i requisiti di skew inter-canale HDMI TX, impostare l'opzione della modalità di bonding del canale TX nell'editor dei parametri PHY nativo del ricetrasmettitore Intel Arria 10 su Incollaggio PMA e PCS. È inoltre necessario aggiungere il requisito del vincolo di inclinazione massima (set_max_skew) al segnale di ripristino digitale dal controller di ripristino del ricetrasmettitore (tx_digitalreset) come consigliato nel Guida per l'utente PHY del ricetrasmettitore Intel Arria 10.
TXPLL	Il blocco PLL del trasmettitore fornisce l'orologio veloce seriale al blocco PHY nativo del ricetrasmettitore. Per questo design HDMI Intel FPGA IP example, fPLL viene utilizzato come TX PLL. TX PLL ha due clock di riferimento. • Il clock di riferimento 0 è collegato all'oscillatore programmabile (con frequenza di clock TMDS) per la modalità TMDS. In questo disegno esample, il clock RX TMDS viene utilizzato per connettersi al clock di riferimento 0 per la modalità TMDS. Intel consiglia di utilizzare un oscillatore programmabile con frequenza di clock TMDS per il clock di riferimento 0. • Il clock di riferimento 1 è collegato a un clock fisso a 100 MHz per la modalità FRL.
Gestione riconfigurazione TX	•In modalità TMDS, il blocco di gestione della riconfigurazione TX riconfigura il PLL TX per diverse frequenze di clock di uscita in base alla frequenza di clock TMDS del video specifico. •In modalità FRL, il blocco di gestione della riconfigurazione TX riconfigura il PLL TX per fornire il fast clock seriale per 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps e 12 Gbps secondo il campo FRL_Rate nel registro 0x31 SCDC. •Il blocco di gestione della riconfigurazione TX commuta il clock di riferimento PLL TX tra il clock di riferimento 0 per la modalità TMDS e il clock di riferimento 1 per la modalità FRL.
Buffer di uscita	Questo buffer funge da interfaccia per interagire con l'interfaccia I2C dei componenti HDMI DDC e redriver.

Tabella 9. Velocità dati del ricetrasmettitore e overampling Factor Ogni intervallo di frequenza di clock

Modalità	Velocità dati	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample Fattore	Oversampvelocità dati principale (Mbps)
Disturbo da TMD	Numero di telefono: 250–1000	On	On	8	Numero di telefono: 2000–8000
Disturbo da TMD	Numero di telefono: 1000–6000	On	Spento	2	Numero di telefono: 2000–12000
FRL	3000	Spento	Spento	1	3000
FRL	6000	Spento	Spento	1	6000

FRL	8000	Spento	Spento	1	8000
FRL	10000	Spento	Spento	1	10000
FRL	12000	Spento	Spento	1	12000

Figura 8. Flusso della sequenza di riconfigurazione TX2.5.2. Componenti HDMI RX
I componenti superiori dell'HDMI RX includono i componenti principali di livello superiore dell'RX, lo slave I²C opzionale e la RAM EDID, IOPLL, il controller di ripristino PHY del ricetrasmettitore, il PHY nativo dell'RX e i blocchi di gestione della riconfigurazione dell'RX.
Figura 9. Componenti superiori HDMI RXTabella 10. Componenti superiori HDMI RX

Modulo	Descrizione
Nucleo RX HDMI	L'IP riceve i dati seriali dal Transceiver Native PHY ed esegue l'allineamento dei dati, il raddrizzamento dei canali, la decodifica TMDS, la decodifica dei dati ausiliari, la decodifica dei dati video, la decodifica dei dati audio e il descrambling.
Schiavo I2C	I2C è l'interfaccia utilizzata per Sink Display Data Channel (DDC) e Status and Data Channel (SCDC). La sorgente HDMI utilizza il DDC per determinare le capacità e le caratteristiche del sink leggendo la struttura dei dati E-EDID (Enhanced Extended Display Identification Data). Gli indirizzi slave I8C a 2 bit per E-EDID sono 0xA0 e 0xA1. L'LSB indica il tipo di accesso: 1 in lettura e 0 in scrittura. Quando si verifica un evento HPD, lo slave I2C risponde ai dati E-EDID leggendo dall'on-chip Il controller solo slave I2C supporta anche SCDC per HDMI 2.0 e 2.1. L'indirizzo slave I9C a 2 bit per SCDC è 0xA8 e 0xA9. Quando si verifica un evento HPD, lo slave I2C esegue transazioni di scrittura o lettura da o verso l'interfaccia SCDC del core HDMI RX. Il processo di addestramento del collegamento per il collegamento a tasso fisso (FRL) avviene anche tramite I2C Durante un evento HPD o quando la sorgente scrive un tasso FRL diverso nel registro FRL Rate (SCDC registra 0x31 bit[3:0]), viene avviato il processo di addestramento del collegamento. Nota: Questo controller solo slave I2C per SCDC non è necessario se HDMI 2.0 o HDMI 2.1 non è previsto

Memoria EDID

Il design memorizza le informazioni EDID utilizzando la RAM 1-Port IP. Un protocollo bus seriale standard a due fili (clock e dati) (controller solo slave I2C) trasferisce la struttura dei dati E-EDID conforme a CEA-861-D. Questa RAM EDID memorizza le informazioni E-EDID. •In modalità TMDS, il design supporta il passthrough EDID da TX a RX. Durante il passthrough EDID, quando il TX è collegato al sink esterno, il processore Nios II legge l'EDID dal sink esterno e scrive nella RAM EDID. • In modalità FRL, il processore Nios II scrive l'EDID preconfigurato per ogni velocità di collegamento in base al parametro HDMI_RX_MAX_FRL_RATE nello script global.h. Utilizza i seguenti ingressi HDMI_RX_MAX_FRL_RATE per la velocità FRL supportata: • 1: 3G 3 corsie • 2: 6G 3 corsie •3: 6G 4 corsie • 4: 8G 4 corsie •5: 10G 4 corsie (predefinito) •6: 12G 4 corsie

IOPLL

HDMI RX utilizza due IOPLL. • Il primo IOPLL (pll_tmds) genera il clock di riferimento CDR RX. Questo IOPLL viene utilizzato solo in modalità TMDS. Il clock di riferimento di questo IOPLL riceve il clock TMDS. La modalità TMDS utilizza questo IOPLL perché il CDR non può ricevere clock di riferimento inferiori a 50 MHz e la frequenza di clock TMDS varia da 25 MHz a 340 MHz. Questo IOPLL fornisce una frequenza di clock pari a 5 volte il clock di riferimento di ingresso per l'intervallo di frequenza compreso tra 25 MHz e 50 MHz e fornisce la stessa frequenza di clock del clock di riferimento di ingresso per l'intervallo di frequenza compreso tra 50 MHz e 340 MHz. •Il secondo IOPLL (iopll_frl) genera il clock FRL per il core RX. Questo clock di riferimento riceve il clock recuperato dal CDR. Frequenza di clock FRL = Velocità dati per corsie x 4 / (caratteri FRL per clock x 18)

Controller di ripristino PHY del ricetrasmettitore	Il controller di ripristino PHY del ricetrasmettitore garantisce un'inizializzazione affidabile dei ricetrasmettitori RX. L'ingresso di ripristino di questo controller viene attivato dalla riconfigurazione RX e genera il segnale di ripristino analogico e digitale corrispondente al blocco Transceiver Native PHY in base alla sequenza di ripristino all'interno del blocco.
RX PHY nativo	Blocco transceiver rigido che riceve i dati seriali da una sorgente video esterna. Deserializza i dati seriali in dati paralleli prima di passare i dati al core HDMI RX. Questo blocco viene eseguito su Enhanced PCS per la modalità FRL. RX CDR ha due clock di riferimento. • Il clock di riferimento 0 è collegato al clock di uscita di IOPLL TMDS (pll_tmds), che è derivato dal clock TMDS. • Il clock di riferimento 1 è collegato a un clock fisso a 100 MHz. In modalità TMDS, RX CDR viene riconfigurato per selezionare il clock di riferimento 0 e in modalità FRL, RX CDR viene riconfigurato per selezionare il clock di riferimento 1.
Gestione della riconfigurazione RX	In modalità TMDS, il blocco di gestione della riconfigurazione RX implementa il circuito di rilevamento della velocità con il PLL HDMI per far funzionare il ricetrasmettitore RX a qualsiasi velocità di collegamento arbitraria compresa tra 250 Mbps e 6,000 Mbps. In modalità FRL, il blocco di gestione della riconfigurazione RX riconfigura il ricetrasmettitore RX in modo che funzioni a 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps o 12 Gbps a seconda della velocità FRL nel campo del registro SCDC_FRL_RATE (0x31[3:0]). Il blocco di gestione della riconfigurazione RX commuta tra Standard PCS/RX per la modalità TMDS e Enhanced PCS per la modalità FRL. Fare riferimento a Figura 10 a pagina 22.

Figura 10. Flusso della sequenza di riconfigurazione RX
La figura illustra il flusso della sequenza di riconfigurazione multi-rate del controller quando riceve il flusso di dati in ingresso e la frequenza di clock di riferimento o quando il ricetrasmettitore è sbloccato.2.5.3. Blocchi comuni di primo livello
I blocchi comuni di primo livello includono l'arbitro del ricetrasmettitore, i componenti del collegamento RX-TX e il sottosistema CPU.
Tabella 11. Blocchi comuni di primo livello

Modulo

Descrizione

Arbitro del ricetrasmettitore

Questo blocco funzionale generico impedisce ai ricetrasmettitori di ricalibrarsi simultaneamente quando i ricetrasmettitori RX o TX all'interno dello stesso canale fisico richiedono la riconfigurazione. La ricalibrazione simultanea influisce sulle applicazioni in cui i ricetrasmettitori RX e TX all'interno dello stesso canale sono assegnati a implementazioni IP indipendenti. Questo arbitro del ricetrasmettitore è un'estensione della risoluzione consigliata per unire simplex TX e simplex RX nello stesso canale fisico. Questo arbitro del ricetrasmettitore aiuta anche a unire e arbitrare le richieste di riconfigurazione RX e TX mappate in memoria di Avalon® destinate ai ricetrasmettitori RX e TX simplex all'interno di un canale poiché è possibile accedere alla porta dell'interfaccia di riconfigurazione dei ricetrasmettitori solo in sequenza. La connessione dell'interfaccia tra l'arbitro del ricetrasmettitore e i blocchi del controller di reset PHY/PHY nativo TX/RX in questo design example dimostra una modalità generica che si applica a qualsiasi combinazione IP utilizzando l'arbitro del ricetrasmettitore. L'arbitro del ricetrasmettitore non è necessario quando in un canale viene utilizzato solo il ricetrasmettitore RX o TX. L'arbitro del ricetrasmettitore identifica il richiedente di una riconfigurazione attraverso le sue interfacce di riconfigurazione mappate in memoria di Avalon e garantisce che il corrispondente tx_reconfig_cal_busy o rx_reconfig_cal_busy sia controllato di conseguenza. Per le applicazioni HDMI, solo RX avvia la riconfigurazione. Incanalando la richiesta di riconfigurazione mappata in memoria di Avalon attraverso l'arbitro, l'arbitro identifica che la richiesta di riconfigurazione ha origine dall'RX, che quindi blocca tx_reconfig_cal_busy dall'asserzione e consente a rx_reconfig_cal_busy di asserire. Il gating impedisce al ricetrasmettitore TX di passare involontariamente alla modalità di calibrazione. Nota: Poiché HDMI richiede solo la riconfigurazione RX, i segnali tx_reconfig_mgmt_* sono bloccati. Inoltre, l'interfaccia Avalon mappata in memoria non è richiesta tra l'arbitro e il blocco TX Native PHY. I blocchi sono assegnati all'interfaccia nel design example per dimostrare la connessione generica dell'arbitro del ricetrasmettitore al controller di ripristino PHY/PHY nativo TX/RX

Collegamento RX-TX

• L'uscita dei dati video ei segnali di sincronizzazione dal core HDMI RX passano attraverso un DCFIFO attraverso i domini di clock video RX e TX. • La porta dati ausiliaria del core HDMI TX controlla i dati ausiliari che fluiscono attraverso il DCFIFO attraverso la contropressione. La contropressione garantisce che non vi siano pacchetti ausiliari incompleti sulla porta dati ausiliaria. • Questo blocco esegue anche il filtraggio esterno: — Filtra i dati audio e il pacchetto di rigenerazione del clock audio dal flusso di dati ausiliari prima di trasmetterli alla porta dati ausiliaria core HDMI TX. — Filtra l'InfoFrame High Dynamic Range (HDR) dai dati ausiliari HDMI RX e inserisce un example HDR InfoFrame ai dati ausiliari del TX HDMI tramite il multiplexer di streaming Avalon.

Sottosistema CPU

Il sottosistema CPU funziona come controller SCDC e DDC e controller di riconfigurazione della sorgente. • Il controller SCDC di origine contiene il controller master I2C. Il controller master I2C trasferisce la struttura dei dati SCDC dalla sorgente FPGA al sink esterno per il funzionamento HDMI 2.0. Per esample, se il flusso di dati in uscita è di 6,000 Mbps, il processore Nios II ordina al controller master I2C di aggiornare i bit TMDS_BIT_CLOCK_RATIO e SCRAMBLER_ENABLE del registro di configurazione sink TMDS a 1. • Lo stesso master I2C trasferisce anche la struttura dati DDC (E-EDID) tra la sorgente HDMI e il sink esterno. • La CPU Nios II funge da controller di riconfigurazione per la sorgente HDMI. La CPU si basa sul rilevamento della frequenza periodica dal modulo di gestione della riconfigurazione RX per determinare se il TX richiede la riconfigurazione. Il traduttore slave mappato in memoria Avalon fornisce l'interfaccia tra l'interfaccia master mappata in memoria Avalon del processore Nios II e le interfacce slave mappate in memoria Avalon dell'IOPLL della sorgente HDMI istanziata esternamente e del PHY nativo TX. • Eseguire l'addestramento dei collegamenti tramite l'interfaccia master I2C con sink esterno

2.6. Dynamic Range and Mastering (HDR) Inserimento e filtraggio InfoFrame
Il design HDMI Intel FPGA IP esample include una dimostrazione dell'inserimento di HDR InfoFrame in un sistema di loopback RX-TX.
La specifica HDMI versione 2.0b consente la trasmissione di Dynamic Range e Mastering InfoFrame tramite flusso ausiliario HDMI. Nella dimostrazione, il blocco Auxiliary Packet Generator supporta l'inserimento HDR. Devi solo formattare il pacchetto HDR InfoFrame previsto come specificato nella tabella dell'elenco dei segnali del modulo e l'inserimento dell'HDR InfoFrame avviene una volta per ogni fotogramma video.
In questo example, nei casi in cui il flusso ausiliario in entrata include già HDR InfoFrame, il contenuto HDR in streaming viene filtrato. Il filtraggio evita la trasmissione di InfoFrame HDR in conflitto e garantisce che solo i valori specificati nell'HDR Sampvengono utilizzati i moduli dati.
Figura 11. Collegamento RX-TX con Dynamic Range e Mastering InfoFrame Insertion
La figura mostra il diagramma a blocchi del collegamento RX-TX che include l'intervallo dinamico e l'inserimento di InfoFrame di mastering nel flusso ausiliario principale HDMI TX.Tabella 12. Segnali del blocco di inserimento dati ausiliari (aux_retransmit).

Segnale	Direzione	Larghezza	Descrizione
Orologio e Reset
clic	Ingresso	1	Ingresso orologio. Questo orologio deve essere collegato all'orologio video.
reset	Ingresso	1	Reimpostare l'ingresso.

Segnali di pacchetto ausiliari
tx_aux_data	Produzione	72	TX Uscita pacchetto ausiliario dal multiplexer.
tx_aux_valid	Produzione	1
tx_aux_ready	Produzione	1
tx_aux_sop	Produzione	1
tx_aux_eop	Produzione	1
rx_aux_data	Ingresso	72	RX Dati ausiliari passati al modulo filtro pacchetto prima di entrare nel multiplexer.
rx_aux_valid	Ingresso	1
rx_aux_sop	Ingresso	1
rx_aux_eop	Ingresso	1

Segnale di controllo
hdmi_tx_vsync	Ingresso	1	Vsync video HDMI TX. Questo segnale deve essere sincronizzato con il dominio dell'orologio della velocità di collegamento. Il core inserisce l'HDR InfoFrame nel flusso ausiliario sul fronte di salita di questo segnale

Tabella 13. Segnali del modulo dati HDR (altera_hdmi_hdr_infoframe).

Segnale	Direzione	Larghezza	Descrizione
hb0	Produzione	8	Byte di intestazione 0 di Dynamic Range e Mastering InfoFrame: codice del tipo di InfoFrame.
hb1	Produzione	8	Byte di intestazione 1 di Dynamic Range and Mastering InfoFrame: numero di versione di InfoFrame.
hb2	Produzione	8	Byte di intestazione 2 di Dynamic Range e Mastering InfoFrame: Lunghezza di InfoFrame.
pb	Ingresso	224	Byte di dati di Dynamic Range e Mastering InfoFrame.

Tabella 14. Intervallo dinamico e Mastering InfoFrame Data Byte Bundle Campi di bit

Campo di bit	Definizione	Tipo di metadati statici 1
7:0	Byte dati 1: {5'h0, EOTF[2:0]}
15:8	Byte di dati 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte di dati 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte di dati 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte di dati 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte di dati 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte di dati 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte di dati 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte di dati 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte di dati 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte di dati 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte di dati 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte di dati 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte di dati 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte di dati 15: Static_Metadata_Descriptor	punto_bianco_x, LSB
127:120	Byte di dati 16: Static_Metadata_Descriptor	punto_bianco_x, MSB
135:128	Byte di dati 17: Static_Metadata_Descriptor	punto_bianco_y, LSB
143:136	Byte di dati 18: Static_Metadata_Descriptor	punto_bianco_y, MSB
151:144	Byte di dati 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Byte di dati 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte di dati 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte di dati 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte di dati 23: Static_Metadata_Descriptor	Contenuto massimo livello di luce, LSB
191:184	Byte di dati 24: Static_Metadata_Descriptor	Contenuto massimo livello di luce, MSB
199:192	Byte di dati 25: Static_Metadata_Descriptor	Livello di luce medio massimo del fotogramma, LSB
207:200	Byte di dati 26: Static_Metadata_Descriptor	Massimo livello di luce medio del fotogramma, MSB
215:208	Prenotato
223:216	Prenotato

Disattivazione dell'inserimento e del filtro HDR
La disabilitazione dell'inserimento e del filtro HDR consente di verificare la ritrasmissione del contenuto HDR già disponibile nel flusso ausiliario di origine senza alcuna modifica nel design di ritrasmissione RX-TX examplui.
Per disabilitare l'inserimento e il filtro HDR InfoFrame:

1. Imposta block_ext_hdr_infoframe su 1'b0 in rxtx_link.v file per impedire il filtraggio dell'HDR InfoFrame dal flusso ausiliario.
2. Impostare multiplexer_in0_valid dell'istanza avalon_st_multiplexer in altera_hdmi_aux_hdr.v file a 1'b0 per evitare che l'Auxiliary Packet Generator si formi e inserisca ulteriori HDR InfoFrame nel flusso ausiliario TX.

2.7. Flusso del software di progettazione
Nel flusso software principale di progettazione, il processore Nios II configura l'impostazione del redriver TI e inizializza i percorsi TX e RX all'accensione.
Figura 12. Flusso software nello script main.c
Il software esegue un ciclo while per monitorare i cambiamenti di sink e source e per reagire ai cambiamenti. Il software può attivare la riconfigurazione TX, l'addestramento del collegamento TX e iniziare a trasmettere video.
Figura 13. Diagramma di flusso dell'inizializzazione del percorso TX Inizializzare il percorso TXFigura 14. Diagramma di flusso di inizializzazione del percorso RXFigura 15. Riconfigurazione TX e diagramma di flusso di addestramento del collegamentoFigura 16. Link Training LTS:3 Process at Specific FRL Rate Diagramma di flussoFigura 17. Diagramma di flusso della trasmissione video HDMI TX2.8. Esecuzione del progetto in diverse tariffe FRL
È possibile eseguire il progetto con velocità FRL diverse, diverse dalla velocità FRL predefinita del sink esterno.
Per eseguire il progetto in diversi tassi FRL:

1. Sposta l'interruttore user_dipsw0 integrato in posizione ON.
2. Apri la shell dei comandi di Nios II, quindi digita nios2-terminal
3. Digita i seguenti comandi e premi Invio per eseguire.

Comando	Descrizione
h	Mostra il menu di aiuto.
r0	Aggiorna la capacità FRL massima RX alla velocità FRL 0 (solo TMDS).
r1	Aggiorna la capacità FRL massima RX alla velocità FRL 1 (3 Gbps).
r2	Aggiorna la capacità FRL massima RX alla velocità FRL 2 (6 Gbps, 3 corsie).
r3	Aggiorna la capacità FRL massima RX alla velocità FRL 3 (6 Gbps, 4 corsie).
r4	Aggiorna la capacità FRL massima RX alla velocità FRL 4 (8 Gbps).
r5	Aggiorna la capacità FRL massima RX alla velocità FRL 5 (10 Gbps).
r6	Aggiorna la capacità FRL massima RX alla velocità FRL 6 (12 Gbps).
t1	TX configura la velocità di collegamento sulla velocità FRL 1 (3 Gbps).
t2	TX configura la velocità di collegamento sulla velocità FRL 2 (6 Gbps, 3 corsie).
t3	TX configura la velocità di collegamento sulla velocità FRL 3 (6 Gbps, 4 corsie).
t4	TX configura la velocità di collegamento sulla velocità FRL 4 (8 Gbps).
t5	TX configura la velocità di collegamento sulla velocità FRL 5 (10 Gbps).
t6	TX configura la velocità di collegamento sulla velocità FRL 6 (12 Gbps).

2.9. Schema di clock
Lo schema di clock illustra i domini di clock nel design HDMI Intel FPGA IP examplui.
Figura 18. Design HDMI 2.1 Esample Schema di clockTabella 15. Segnali dello schema di clocking

Orologio	Nome del segnale nel design	Descrizione
Orologio di gestione	mgmt_clk	Un clock gratuito a 100 MHz per questi componenti: • Interfacce Avalon-MM per la riconfigurazione — Il requisito dell'intervallo di frequenza è compreso tra 100 e 125 MHz. • Controller di reset PHY per la sequenza di reset del ricetrasmettitore — Il requisito dell'intervallo di frequenza è compreso tra 1 e 500 MHz. • Riconfigurazione IOPLL — La frequenza di clock massima è 100 MHz. • Gestione riconfigurazione RX • Gestione riconfigurazione TX • PROCESSORE • Maestro I2C
Orologio I2C	i2c_clk	Un ingresso di clock da 100 MHz che sincronizza lo slave I2C, i buffer di uscita, i registri SCDC e il processo di addestramento del collegamento nel core HDMI RX e nella RAM EDID.
Orologio di riferimento PLL TX 0	tx_tmds_clk	Orologio di riferimento 0 al TX PLL. La frequenza di clock è la stessa della frequenza di clock TMDS prevista dal canale di clock HDMI TX TMDS. Questo orologio di riferimento viene utilizzato in modalità TMDS. Per questo design HDMI esample, questo orologio è collegato all'orologio RX TMDS a scopo dimostrativo. Nella tua applicazione, devi fornire un clock dedicato con frequenza di clock TMDS da un oscillatore programmabile per migliori prestazioni di jitter.

		Nota: Non utilizzare un pin RX del ricetrasmettitore come clock di riferimento PLL TX. Il tuo design non si adatterà se posizioni il refclk HDMI TX su un pin RX.
Orologio di riferimento PLL TX 1	txfpll_refclk1/rxphy_cdr_refclk1	Clock di riferimento per TX PLL e RX CDR, nonché IOPLL per vid_clk. La frequenza di clock è di 100 MHz.
Orologio seriale TX PLL	tx_bonding_clocks	Orologio veloce seriale generato da TX PLL. La frequenza di clock è impostata in base alla velocità dei dati.
Uscita clock ricetrasmettitore TX	tx_clk	Clock out recuperato dal ricetrasmettitore e la frequenza varia a seconda della velocità dati e dei simboli per clock. Frequenza di uscita del ricetrasmettitore TX = Velocità dati del ricetrasmettitore/ Larghezza del ricetrasmettitore Per questo design HDMI esample, il clock del ricetrasmettitore TX in uscita dal canale 0 sincronizza il clock di riferimento dell'ingresso core del ricetrasmettitore TX (tx_coreclkin), il clock di riferimento IOPLL (pll_hdmi) della velocità di collegamento e il clock di riferimento IOPLL video e FRL (pll_vid_frl).
Orologio video	tx_vid_clk/rx_vid_clk	Orologio video al core TX e RX. L'orologio funziona a una frequenza fissa di 225 MHz.
Orologio FRL TX/RX	tx_frl_clk/rx_frl_clk	Orologio FRL per core TX e RX.
Orologio RX TMDS	rx_tmds_clk	canale di clock TMDS dal connettore HDMI RX e si connette a un IOPLL per generare il clock di riferimento per il clock di riferimento CDR 0. Il core utilizza questo clock quando è in modalità TMDS.
Clock di riferimento RX CDR 0	rxphy_cdr_refclk0	Clock di riferimento da 0 a RX CDR. Questo orologio è derivato dall'orologio RX TMDS. La frequenza di clock di RX TMDS varia da 25 MHz a 340 MHz mentre la frequenza di clock di riferimento minima di RX CDR è di 50 MHz. Un IOPLL viene utilizzato per generare una frequenza di clock 5 per il clock TMDS tra 25 MHz e 50 MHz e generare la stessa frequenza di clock per il clock TMDS tra 50 MHz e 340 MHz.
Uscita orologio ricetrasmettitore RX	rx_clk	Clock out recuperato dal ricetrasmettitore e la frequenza varia a seconda della velocità dati e della larghezza del ricetrasmettitore. Frequenza di uscita del ricetrasmettitore RX = Velocità dati del ricetrasmettitore/ Larghezza del ricetrasmettitore Per questo design HDMI esample, il clock del ricetrasmettitore RX in uscita dal canale 1 esegue il clock dell'ingresso del core del ricetrasmettitore RX (rx_coreclkin) e del clock di riferimento FRL IOPLL (pll_frl).

2.10. Segnali di interfaccia
Le tabelle elencano i segnali per il design HDMI esample con FRL abilitato.
Tabella 16. Segnali di primo livello

Segnale	Direzione	Larghezza	Descrizione
Segnale dell'oscillatore integrato
clk_fpga_b3_p	Ingresso	1	Clock di funzionamento libero da 100 MHz per il clock di riferimento del core.
refclk4_p	Ingresso	1	Orologio libero da 100 MHz per il clock di riferimento del ricetrasmettitore.

Pulsanti utente e LED
utente_pb	Ingresso	3	Pulsante per controllare la funzionalità di progettazione IP HDMI Intel FPGA.
cpu_resetn	Ingresso	1	Ripristino globale.
utente_led_g	Produzione	8	Display LED verde. Fare riferimento a Configurazione hardware a pagina 48 per ulteriori informazioni sulle funzioni dei LED.
utente_dipsw	Ingresso	1	Interruttore DIP definito dall'utente. Fare riferimento a Configurazione hardware a pagina 48 per ulteriori informazioni sulle funzioni dei DIP switch.

Pin della scheda figlia HDMI FMC sulla porta FMC B
fmcb_gbtclk_m2c_p_0	Ingresso	1	Orologio HDMI RX TMDS.
fmcb_dp_m2c_p	Ingresso	4	Orologio HDMI RX, canali dati rosso, verde e blu.
fmcb_dp_c2m_p	Produzione	4	Orologio HDMI TX, canali dati rosso, verde e blu.
fmcb_la_rx_p_9	Ingresso	1	Rilevamento alimentazione HDMI RX +5V.
fmcb_la_rx_p_8	Produzione	1	Rilevamento hot plug HDMI RX.
fmcb_la_rx_n_8	Ingresso	1	HDMI RX I2C SDA per DDC e SCDC.
fmcb_la_tx_p_10	Ingresso	1	HDMI RX I2C SCL per DDC e SCDC.
fmcb_la_tx_p_12	Ingresso	1	Rilevamento hot plug HDMI TX.
fmcb_la_tx_n_12	Ingresso	1	HDMI I2C SDA per DDC e SCDC.
fmcb_la_rx_p_10	Ingresso	1	HDMI I2C SCL per DDC e SCDC.
fmcb_la_tx_n_9	Ingresso	1	HDMI I2C SDA per il controllo del redriver.
fmcb_la_rx_p_11	Ingresso	1	HDMI I2C SCL per il controllo del redriver.
fmcb_la_tx_n_13	Produzione	1	Trasmissione HDMI +5V Nota: Disponibile solo quando Bitec Scheda figlia HDMI Revisione 9 è selezionato.

Tabella 17. Segnali di primo livello HDMI RX

Segnale	Direzione	Larghezza	Descrizione
Segnali di orologio e ripristino
mgmt_clk	Ingresso	1	Ingresso clock di sistema (100 MHz).
reset	Ingresso	1	Ingresso di ripristino del sistema.
rx_tmds_clk	Ingresso	1	Orologio HDMI RX TMDS.
i2c_clk	Ingresso	1	Ingresso clock per interfaccia DDC e SCDC.

Segnali di orologio e ripristino
rxphy_cdr_refclk1	Ingresso	1	Ingresso clock per clock di riferimento RX CDR 1. La frequenza di clock è 100 MHz.
rx_vid_clk	Produzione	1	Uscita orologio video.
sistema_init	Produzione	1	Inizializzazione del sistema per reimpostare il sistema all'accensione.

Ricetrasmettitore RX e segnali IOPLL
rxpll_tmds_locked	Produzione	1	Indica che l'IOPLL dell'orologio TMDS è bloccato.
rxpll_frl_locked	Produzione	1	Indica che l'IOPLL dell'orologio FRL è bloccato.
rxphy_serial_data	Ingresso	4	Dati seriali HDMI al PHY nativo RX.
rxphy_ready	Produzione	1	Indica che il PHY nativo RX è pronto.
rxphy_cal_busy_raw	Produzione	4	RX Calibrazione PHY nativa occupata dall'arbitro del ricetrasmettitore.
rxphy_cal_busy_gate	Ingresso	4	Segnale di calibrazione occupato dall'arbitro del ricetrasmettitore al PHY nativo RX.
rxphy_rcfg_slave_write	Ingresso	4	Riconfigurazione del ricetrasmettitore Interfaccia Avalon mappata in memoria dal PHY nativo RX all'arbitro del ricetrasmettitore.
rxphy_rcfg_slave_read	Ingresso	4
rxphy_rcfg_slave_address	Ingresso	40
rxphy_rcfg_slave_writedata	Ingresso	128
rxphy_rcfg_slave_readdata	Produzione	128
rxphy_rcfg_slave_waitrequest	Produzione	4

Gestione della riconfigurazione RX
rxphy_rcfg_busy	Produzione	1	RX Riconfigurazione segnale di occupato.
rx_tmds_freq	Produzione	24	Misurazione della frequenza di clock HDMI RX TMDS (in 10 ms).
rx_tmds_freq_valid	Produzione	1	Indica che la misurazione della frequenza di clock RX TMDS è valida.
rxphy_os	Produzione	1	Oversampfattore di crescita: •0: 1x overampmolva • 1: 5× overampmolva
rxphy_rcfg_master_write	Produzione	1	Gestione della riconfigurazione RX Interfaccia mappata in memoria di Avalon per l'arbitro del ricetrasmettitore.
rxphy_rcfg_master_read	Produzione	1
rxphy_rcfg_indirizzo_master	Produzione	12
rxphy_rcfg_master_writedata	Produzione	32
rxphy_rcfg_master_readdata	Ingresso	32
rxphy_rcfg_master_waitrequest	Ingresso	1

Segnali di base HDMI RX
rx_vid_clk_locked	Ingresso	1	Indica che vid_clk è stabile.
rxcore_frl_rate	Produzione	4	Indica la velocità FRL che il core RX sta eseguendo. • 0: modalità Legacy (TMDS) • 1: 3 Gbps 3 corsie • 2: 6 Gbps 4 corsie • 3: 6 Gbps 4 corsie • 4: 8 Gbps 4 corsie • 5: 10 Gbps 4 corsie • 6: 12 Gbps 4 corsie • 7-15: Riservato
rxcore_frl_locked	Produzione	4	Ogni bit indica la corsia specifica che ha raggiunto il blocco FRL. FRL è bloccato quando il core RX esegue correttamente l'allineamento, l'allineamento e raggiunge il blocco della corsia. • Per la modalità a 3 corsie, il blocco della corsia si ottiene quando il core RX riceve Scrambler Reset (SR) o Start-Super-Block (SSB) per ogni periodo di 680 caratteri FRL per almeno 3 volte. • Per la modalità a 4 corsie, il blocco della corsia si ottiene quando il core RX riceve Scrambler Reset (SR) o Start-Super-Block (SSB) per ogni periodo di 510 caratteri FRL per almeno 3 volte.
rxcore_frl_ffe_levels	Produzione	4	Corrisponde al bit FFE_level nel bit di registro SCDC 0x31 [7:4] nel core RX.
rxcore_frl_flt_ready	Ingresso	1	Asserisce per indicare che l'RX è pronto per l'avvio del processo di addestramento del collegamento. Quando asserito, viene asserito anche il bit FLT_ready nel registro SCDC 0x40 bit 6.
rxcore_frl_src_test_config	Ingresso	8	Specifica le configurazioni del test di origine. Il valore viene scritto nel registro SCDC Test Configuration nel registro SCDC 0x35.
rxcore_tbcr	Produzione	1	Indica il rapporto bit/clock del TMDS; corrisponde al registro TMDS_Bit_Clock_Ratio nel registro SCDC 0x20 bit 1. • Durante l'esecuzione in modalità HDMI 2.0, questo bit viene asserito. Indica il rapporto bit/clock di TMDS di 40:1. • Durante l'esecuzione in HDMI 1.4b, questo bit non viene asserito. Indica il rapporto bit/clock di TMDS di 10:1. • Questo bit non è utilizzato per la modalità FRL.
rxcore_scrambler_enable	Produzione	1	Indica se i dati ricevuti sono criptati; corrisponde al campo Scrambling_Enable nel registro SCDC 0x20 bit 0.
rxcore_audio_de	Produzione	1	Interfacce audio di base HDMI RX Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
rxcore_audio_data	Produzione	256
rxcore_audio_info_ai	Produzione	48

rxcore_audio_N	Produzione	20
rxcore_audio_CTS	Produzione	20
rxcore_audio_metadata	Produzione	165
rxcore_audio_format	Produzione	5
rxcore_aux_pkt_data	Produzione	72	Interfacce ausiliarie core HDMI RX Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
rxcore_aux_pkt_addr	Produzione	6
rxcore_aux_pkt_wr	Produzione	1
rxcore_aux_data	Produzione	72
rxcore_aux_sop	Produzione	1
rxcore_aux_eop	Produzione	1
rxcore_aux_valid	Produzione	1
rxcore_aux_error	Produzione	1
rxcore_gcp	Produzione	6	Segnali in banda laterale core HDMI RX Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
rxcore_info_avi	Produzione	123
rxcore_info_vsi	Produzione	61
rxcore_locked	Produzione	1	Porte video principali HDMI RX No dieci = pixel per clock Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
rxcore_vid_data	Produzione	N*48
rxcore_vid_vsync	Produzione	N
rxcore_vid_hsync	Produzione	N
rxcore_vid_de	Produzione	N
rxcore_vid_valid	Produzione	1
rxcore_vid_lock	Produzione	1
rxcore_mode	Produzione	1	Controllo principale HDMI RX e porte di stato. No dieci = simboli per orologio Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
rxcore_ctrl	Produzione	N*6
rxcore_color_profondità_sync	Produzione	2
hdmi_5v_detect	Ingresso	1	Rilevamento HDMI RX 5V e rilevamento hotplug. Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
hdmi_rx_hpd	Produzione	1
rx_hpd_trigger	Ingresso	1

I2Segnali C
hdmi_rx_i2c_sda	Ingresso	1	Interfaccia HDMI RX DDC e SCDC.
hdmi_rx_i2c_scl	Ingresso	1

Segnali RX EDID RAM
edid_ram_access	Ingresso	1	Interfaccia di accesso RAM EDID HDMI RX.

edid_ram_address	Ingresso	8	Asserisci edid_ram_access quando vuoi scrivere o leggere dalla RAM EDID, altrimenti questo segnale dovrebbe essere mantenuto basso. Quando asserisci edid_ram_access, il segnale hotplug annulla l'asserzione per consentire la scrittura o la lettura nella RAM EDID. Quando l'accesso alla RAM EDID è completato, è necessario deasserire edid_ram_assess e il segnale hotplug viene asserito. La sorgente leggerà il nuovo EDID a causa della commutazione del segnale hotplug.
edid_ram_write	Ingresso	1
edid_ram_read	Ingresso	1
edid_ram_readdata	Produzione	8
edid_ram_writedata	Ingresso	8
edid_ram_waitrequest	Produzione	1

Tabella 18.Segnali di livello superiore TX HDMI

Segnale	Direzione	Larghezza	Descrizione
Segnali di orologio e ripristino
mgmt_clk	Ingresso	1	Ingresso clock di sistema (100 MHz).
reset	Ingresso	1	Ingresso di ripristino del sistema.
tx_tmds_clk	Ingresso	1	Orologio HDMI RX TMDS.
txfpll_refclk1	Ingresso	1	Ingresso clock per clock di riferimento TX PLL 1. La frequenza di clock è 100 MHz.
tx_vid_clk	Produzione	1	Uscita orologio video.
tx_frl_clk	Produzione	1	Uscita orologio FRL.
sistema_init	Ingresso	1	Inizializzazione del sistema per reimpostare il sistema all'accensione.
tx_init_done	Ingresso	1	Inizializzazione TX per reimpostare il blocco di gestione della riconfigurazione TX e l'interfaccia di riconfigurazione del ricetrasmettitore.

Ricetrasmettitore TX e segnali IOPLL
txpll_frl_locked	Produzione	1	Indica che il clock della velocità di collegamento e il clock FRL IOPLL sono bloccati.
txfpll_locked	Produzione	1	Indica che il PLL TX è bloccato.
txphy_serial_data	Produzione	4	Dati seriali HDMI dal TX Native PHY.
txphy_ready	Produzione	1	Indica che il PHY nativo TX è pronto.
txphy_cal_busy	Produzione	1	TX Segnale di occupato della calibrazione PHY nativa.
txphy_cal_busy_raw	Produzione	4	Segnale di calibrazione occupato all'arbitro del ricetrasmettitore.
txphy_cal_busy_gate	Ingresso	4	Segnale di calibrazione occupato dall'arbitro del ricetrasmettitore al TX Native PHY.
txphy_rcfg_busy	Produzione	1	Indica che è in corso la riconfigurazione TX PHY.
txphy_rcfg_slave_write	Ingresso	4	Riconfigurazione del ricetrasmettitore Interfaccia Avalon mappata in memoria dal PHY nativo TX all'arbitro del ricetrasmettitore.
txphy_rcfg_slave_read	Ingresso	4
txphy_rcfg_slave_address	Ingresso	40
txphy_rcfg_slave_writedata Ingresso 128 txphy_rcfg_slave_readdata Produzione 128 txphy_rcfg_slave_waitrequest Produzione 4

Gestione riconfigurazione TX
tx_tmds_freq	Ingresso	24	Valore della frequenza di clock HDMI TX TMDS (in 10 ms).
tx_os	Produzione	2	Oversampfattore di crescita: • 0: 1x overampmolva •1: 2× overampmolva •2: 8x overampmolva
txphy_rcfg_master_write	Produzione	1	Gestione della riconfigurazione TX Interfaccia mappata in memoria di Avalon per l'arbitro del ricetrasmettitore.
txphy_rcfg_master_read	Produzione	1
txphy_rcfg_indirizzo_master	Produzione	12
txphy_rcfg_master_writedata	Produzione	32
txphy_rcfg_master_readdata	Ingresso	32
txphy_rcfg_master_waitrequest	Ingresso	1
tx_reconfig_done	Produzione	1	Indica che il processo di riconfigurazione TX è terminato.

Segnali di base HDMI TX
tx_vid_clk_locked	Ingresso	1	Indica che vid_clk è stabile.
txcore_ctrl	Ingresso	N*6	Interfacce di controllo core HDMI TX. No dieci = pixel per clock Fare riferimento al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
txcore_mode	Ingresso	1
TXcore_audio_de	Ingresso	1	Interfacce audio core HDMI TX. Fare riferimento al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
txcore_audio_mute	Ingresso	1
TXcore_audio_data	Ingresso	256
TXcore_audio_info_ai	Ingresso	49
txcore_audio_N	Ingresso	20
txcore_audio_CTS	Ingresso	20
txcore_audio_metadata	Ingresso	166
txcore_audio_format	Ingresso	5
TXcore_aux_ready	Produzione	1	Interfacce ausiliarie core HDMI TX. Fare riferimento al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
txcore_aux_data	Ingresso	72
txcore_aux_sop	Ingresso	1
txcore_aux_eop	Ingresso	1

TXcore_aux_valid	Ingresso	1
txcore_gcp	Ingresso	6	Segnali in banda laterale core HDMI TX. Fare riferimento al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
txcore_info_avi	Ingresso	123
txcore_info_vsi	Ingresso	62
txcore_i2c_master_write	Ingresso	1	TX I2C master Avalon interfaccia mappata in memoria al master I2C all'interno del core TX. Nota: Questi segnali sono disponibili solo quando si accende il Includi I2C parametro.
txcore_i2c_master_read	Ingresso	1
txcore_i2c_master_address	Ingresso	4
txcore_i2c_master_writedata	Ingresso	32
txcore_i2c_master_readdata	Produzione	32
txcore_vid_data	Ingresso	N*48	Porte video principali HDMI TX. No dieci = pixel per clockRef ehm al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
txcore_vid_vsync	Ingresso	N
txcore_vid_hsync	Ingresso	N
txcore_vid_de	Ingresso	N
TXcore_vid_ready	Produzione	1
txcore_vid_overflow	Produzione	1
TXcore_vid_valid	Ingresso	1
txcore_frl_rate	Ingresso	4	Interfacce di registro SCDC.
txcore_frl_pattern	Ingresso	16
txcore_frl_start	Ingresso	1
txcore_scrambler_enable	Ingresso	1
txcore_tbcr	Ingresso	1

I2Segnali C
nios_tx_i2c_sda_in	Produzione	1	Interfaccia master TX I2C per SCDC e DDC dal processore Nios II al buffer di uscita. Nota: Se si accende il Includi I2C parametro, questi segnali saranno posizionati all'interno del nucleo TX e non saranno visibili a questo livello.
nios_tx_i2c_scl_in	Produzione	1
nios_tx_i2c_sda_oe	Ingresso	1
nios_tx_i2c_scl_oe	Ingresso	1
nios_ti_i2c_sda_in	Produzione	1	Interfaccia master TX I2C dal processore Nios II al buffer di uscita per controllare il redriver TI sulla scheda figlia Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Produzione	1
nios_ti_i2c_sda_oe	Ingresso	1
nios_ti_i2c_scl_oe	Ingresso	1
hdmi_tx_i2c_sda	Ingresso	1	Interfacce TX I2C per interfacce SCDC e DDC dal buffer di uscita al connettore HDMI TX.
hdmi_tx_i2c_scl	Ingresso	1
hdmi_tx_ti_i2c_sda	Ingresso	1	Interfacce TX I2C dal buffer di uscita al redriver TI sulla scheda figlia Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Ingresso	1

tx_hpd_req	Produzione	1	HDMI TX hotplug rileva le interfacce.
hdmi_tx_hpd_n	Ingresso	1

Tabella 19. Segnali Arbiter del ricetrasmettitore

Segnale	Direzione	Larghezza	Descrizione
clic	Ingresso	1	Orologio di riconfigurazione. Questo orologio deve condividere lo stesso orologio con i blocchi di gestione della riconfigurazione.
reset	Ingresso	1	Segnale di ripristino. Questo ripristino deve condividere lo stesso ripristino con i blocchi di gestione della riconfigurazione.
rx_rcfg_it	Ingresso	1	Segnale di abilitazione riconfigurazione RX.
tx_rcfg_it	Ingresso	1	Segnale di abilitazione riconfigurazione TX.
rx_rcfg_ch	Ingresso	2	Indica quale canale riconfigurare sul core RX. Questo segnale deve rimanere sempre asserito.
tx_rcfg_ch	Ingresso	2	Indica quale canale riconfigurare sul core TX. Questo segnale deve rimanere sempre asserito.
rx_reconfig_mgmt_write	Ingresso	1	Riconfigurazione Avalon interfacce mappate in memoria dalla gestione della riconfigurazione RX.
rx_reconfig_mgmt_read	Ingresso	1
indirizzo_rx_reconfig_mgmt	Ingresso	10
rx_reconfig_mgmt_writedata	Ingresso	32
rx_reconfig_mgmt_readdata	Produzione	32
rx_reconfig_mgmt_waitrequest	Produzione	1
tx_reconfig_mgmt_write	Ingresso	1	Riconfigurazione Avalon interfacce mappate in memoria dalla gestione della riconfigurazione TX.
tx_reconfig_mgmt_read	Ingresso	1
tx_reconfig_mgmt_indirizzo	Ingresso	10
tx_reconfig_mgmt_writedata	Ingresso	32
tx_reconfig_mgmt_readdata	Produzione	32
tx_reconfig_mgmt_waitrequest	Produzione	1
riconfigura_scrivi	Produzione	1	Riconfigurazione delle interfacce Avalon mappate in memoria al ricetrasmettitore.
riconfigura_leggi	Produzione	1
indirizzo_reconfig	Produzione	10
reconfig_writedata	Produzione	32
rx_reconfig_readdata	Ingresso	32
rx_reconfig_waitrequest	Ingresso	1
tx_reconfig_readdata	Ingresso	1
tx_reconfig_waitrequest	Ingresso	1

rx_cal_busy	Ingresso	1	Segnale di stato della calibrazione dal ricetrasmettitore RX.
tx_cal_busy	Ingresso	1	Segnale di stato della calibrazione dal ricetrasmettitore TX.
rx_reconfig_cal_busy	Produzione	1	Segnale di stato della calibrazione al controllo di ripristino PHY del ricetrasmettitore RX.
tx_reconfig_cal_busy	Produzione	1	Segnale di stato della calibrazione dal controllo di ripristino PHY del ricetrasmettitore TX.

Tabella 20. Segnali di collegamento RX-TX

Segnale	Direzione	Larghezza	Descrizione
vid_clk	Ingresso	1	Orologio video HDMI.
rx_vid_lock	Ingresso	3	Indica lo stato di blocco del video HDMI RX.
rx_vid_valid	Ingresso	1	Interfacce video HDMI RX.
rx_vid_de	Ingresso	N
rx_vid_hsync	Ingresso	N
rx_vid_vsync	Ingresso	N
rx_vid_data	Ingresso	N*48
rx_aux_eop	Ingresso	1	Interfacce ausiliarie HDMI RX.
rx_aux_sop	Ingresso	1
rx_aux_valid	Ingresso	1
rx_aux_data	Ingresso	72
tx_vid_de	Produzione	N	Interfacce video HDMI TX. No dieci = pixel per clock
tx_vid_hsync	Produzione	N
tx_vid_vsync	Produzione	N
tx_vid_data	Produzione	N*48
tx_vid_valid	Produzione	1
tx_vid_ready	Ingresso	1
tx_aux_eop	Produzione	1	Interfacce ausiliarie HDMI TX.
tx_aux_sop	Produzione	1
tx_aux_valid	Produzione	1
tx_aux_data	Produzione	72
tx_aux_ready	Ingresso	1

Tabella 21. Segnali del sistema Platform Designer

Segnale	Direzione	Larghezza	Descrizione
cpu_clk_in_clk_clk	Ingresso	1	Orologio della CPU.
cpu_rst_in_reset_reset	Ingresso	1	Ripristino CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Produzione	8	Interfacce di accesso alla RAM EDID.
edid_ram_slave_translator_avalon_anti_slave_0_write	Produzione	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Produzione	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Ingresso	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Produzione	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Ingresso	1
hdmi_i2c_master_i2c_serial_sda_in	Ingresso	1	Interfacce master I2C dal processore Nios II al buffer di uscita per il controllo DDC e SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Ingresso	1
hdmi_i2c_master_i2c_serial_sda_oe	Produzione	1
hdmi_i2c_master_i2c_serial_scl_oe	Produzione	1
redriver_i2c_master_i2c_serial_sda_in	Ingresso	1	Interfacce master I2C dal processore Nios II al buffer di uscita per la configurazione delle impostazioni del redriver TI.
redriver_i2c_master_i2c_serial_scl_in	Ingresso	1
redriver_i2c_master_i2c_serial_sda_oe	Produzione	1
redriver_i2c_master_i2c_serial_scl_oe	Produzione	1
pio_in0_external_connection_export	Ingresso	32	Interfacce di input output parallele. • Bit 0: collegato al segnale user_dipsw per controllare la modalità passthrough EDID. •Bit 1: richiesta TX HPD •Bit 2: Ricetrasmettitore TX pronto •Bit 3: riconfigurazione TX eseguita •Bit 4–7: riservati • Bit 8–11: frequenza FRL RX • Bit 12: rapporto bit clock RX TMDS • Bit 13–16: RX FRL bloccato • Bit 17–20: livelli RX FFE • Bit 21: Allineamento RX bloccato

Segnale	Direzione	Larghezza	Descrizione
			•Bit 22: Blocco video RX • Bit 23: Pulsante utente 2 per leggere i registri SCDC dal sink esterno •Bit 24–31: riservati
pio_out0_external_connection_export	Produzione	32	Interfacce di input output parallele. •Bit 0: riconoscimento TX HPD •Bit 1: l'inizializzazione TX è stata eseguita • Bit 2–7: riservati • Bit 8–11: velocità FRL TX •Bit 12–27: modello di addestramento del collegamento TX FRL • Bit 28: inizio FRL TX • Bit 29–31: riservati
pio_out1_external_connection_export	Produzione	32	Interfacce di input output parallele. • Bit 0: accesso RX EDID RAM • Bit 1: RX FLT pronto • Bit 2–7: riservati • Bit 8–15: configurazione test sorgente RX FRL •Bit 16–31: riservati

2.1. 1. Progettare i parametri RTL
Usa i parametri HDMI TX e RX Top RTL per personalizzare il design esamplui.
La maggior parte dei parametri di progettazione sono disponibili nel file Design esample scheda dell'editor dei parametri IP HDMI Intel FPGA. Puoi ancora cambiare il design esample impostazioni effettuate nell'editor dei parametri tramite i parametri RTL.
Tabella 22. Parametri superiore HDMI RX

Parametro	Valore	Descrizione
SUPPORTO_PROFONDO_COLORE	• 0: nessun colore intenso • : Colore intenso	Determina se il core può codificare formati deep color.
SUPPORTO_AUSILIARIO	• 0: nessuna AUX •1:AUSILIARIO	Determina se la codifica del canale ausiliario è inclusa.
SIMBOLI_PER_OROLOGIO	8	Supporta 8 simboli per clock per i dispositivi Intel Arria 10.
SUPPORTO_AUDIO	• 0: nessun audio • 1: audio	Determina se il core può codificare l'audio.

EDID_RAM_ADDR_WIDTH	8 (valore predefinito)	Log in base 2 della dimensione della RAM EDID.
BITEC_DAUGHTER_CARD_REV	•0: Nessuna scheda figlia Bitec HDMI non indirizzata •4: Supporta la revisione 4 della scheda figlia Bitec HDMI •6: mirata alla revisione 6 della scheda figlia Bitec HDMI • 11: Mira alla revisione 11 della scheda figlia Bitec HDMI (predefinito)	Specifica la revisione della scheda figlia Bitec HDMI utilizzata. Quando si modifica la revisione, il design potrebbe scambiare i canali del ricetrasmettitore e invertire la polarità in base ai requisiti della scheda figlia Bitec HDMI. Se si imposta il parametro BITEC_DAUGHTER_CARD_REV a 0, il design non apporta alcuna modifica ai canali del ricetrasmettitore e alla polarità.
POLARITÀ_INVERSIONE	• 0: invertire la polarità • 1: Non invertire la polarità	Impostare questo parametro su 1 per invertire il valore di ciascun bit dei dati di input. L'impostazione di questo parametro su 1 assegna 4'b1111 alla porta rx_polinv del ricetrasmettitore RX.

Tabella 23. Parametri superiori HDMI TX

Parametro	Valore	Descrizione
USE_FPLL	1	Supporta fPLL come TX PLL solo per dispositivi Intel Arria 10. Impostare sempre questo parametro su 1.
SUPPORTO_PROFONDO_COLORE	•0: Nessun colore profondo • 1: colore intenso	Determina se il core può codificare formati deep color.
SUPPORTO_AUSILIARIO	• 0: nessuna AUX • 1:AUSILIARIO	Determina se la codifica del canale ausiliario è inclusa.
SIMBOLI_PER_OROLOGIO	8	Supporta 8 simboli per clock per i dispositivi Intel Arria 10.
SUPPORTO_AUDIO	• 0: nessun audio • 1: audio	Determina se il core può codificare l'audio.
BITEC_DAUGHTER_CARD_REV	• 0: nessuna scheda figlia Bitec HDMI non indirizzata • 4: supporta la revisione 4 della scheda figlia Bitec HDMI • 6: mirata alla revisione 6 della scheda figlia Bitec HDMI • 11: Mira alla revisione 11 della scheda figlia Bitec HDMI (predefinito)	Specifica la revisione della scheda figlia Bitec HDMI utilizzata. Quando si modifica la revisione, il design potrebbe scambiare i canali del ricetrasmettitore e invertire la polarità in base ai requisiti della scheda figlia Bitec HDMI. Se si imposta il parametro BITEC_DAUGHTER_CARD_REV a 0, il design non apporta alcuna modifica ai canali del ricetrasmettitore e alla polarità.
POLARITÀ_INVERSIONE	• 0: invertire la polarità • 1: Non invertire la polarità	Impostare questo parametro su 1 per invertire il valore di ciascun bit dei dati di input. L'impostazione di questo parametro su 1 assegna 4'b1111 alla porta tx_polinv del ricetrasmettitore TX.

2.12. Configurazione hardware
Il design abilitato HDMI FRL esample supporta HDMI 2.1 ed esegue una dimostrazione loopthrough per un flusso video HDMI standard.
Per eseguire il test dell'hardware, collegare un dispositivo abilitato HDMI, ad esempio una scheda grafica con interfaccia HDMI, all'ingresso sink HDMI. Il design supporta sia la sorgente che il sink HDMI 2.1 o HDMI 2.0/1.4b.

1. Il sink HDMI decodifica la porta in un flusso video standard e lo invia al core di ripristino del clock.
2. Il core HDMI RX decodifica i dati video, ausiliari e audio da ritrasmettere in parallelo al core HDMI TX tramite DCFIFO.
3. La porta sorgente HDMI della scheda figlia FMC trasmette l'immagine a un monitor.

Nota:
Se si desidera utilizzare un'altra scheda di sviluppo Intel FPGA, è necessario modificare le assegnazioni del dispositivo e le assegnazioni dei pin. L'impostazione analogica del ricetrasmettitore è testata per il kit di sviluppo FPGA Intel Arria 10 e la scheda figlia Bitec HDMI 2.1. Puoi modificare le impostazioni per la tua scheda.
Tabella 24. Funzioni del pulsante a bordo e del LED utente

Pulsante/LED	Funzione
cpu_resetn	Premere una volta per eseguire il ripristino del sistema.
utente_dipsw	Interruttore DIP definito dall'utente per alternare la modalità passthrough. •OFF (posizione predefinita) = Passthrough HDMI RX sull'FPGA ottiene l'EDID dal dissipatore esterno e lo presenta alla sorgente esterna a cui è collegato. • ON = è possibile controllare la velocità FRL massima RX dal terminale Nios II. Il comando modifica l'EDID RX manipolando il valore massimo della frequenza FRL. Fare riferimento a Esecuzione del progetto in diverse tariffe FRL a pagina 33 per ulteriori informazioni sull'impostazione delle diverse tariffe FRL.
utente_pb[0]	Premere una volta per passare dal segnale HPD alla sorgente HDMI standard.
utente_pb[1]	Prenotato.
utente_pb[2]	Premere una volta per leggere i registri SCDC dal sink collegato al TX della scheda figlia Bitec HDMI 2.1 FMC. Nota: Per abilitare la lettura, devi impostare DEBUG_MODE su 1 nel software.
LED_UTENTE[0]	Stato blocco PLL dell'orologio RX TMDS. •0 = Sbloccato • 1 = Bloccato
LED_UTENTE[1]	Stato del ricetrasmettitore RX pronto. •0 = Non pronto • 1 = Pronto
LED_UTENTE[2]	PLL orologio velocità collegamento RX e stato di blocco PLL orologio video RX e FRL. • 0 = Uno dei PLL dell'orologio RX è sbloccato • 1 = Entrambi i PLL del clock RX sono bloccati
LED_UTENTE[3]	Allineamento del core RX HDMI e stato del blocco del raddrizzamento. • 0 = Almeno 1 canale è sbloccato • 1 = Tutti i canali sono bloccati
LED_UTENTE[4]	Stato blocco video RX HDMI. • 0 = Sbloccato • 1 = Bloccato
LED_UTENTE[5]	PLL orologio velocità collegamento TX e stato di blocco PLL orologio video TX e FRL. •0 = Uno dei PLL dell'orologio TX è sbloccato • 1 = Entrambi i PLL del clock TX sono bloccati
LED_UTENTE[6] LED_UTENTE[7]	Stato pronto del ricetrasmettitore TX. • 0 = Non pronto • 1 = Pronto Stato di addestramento del collegamento TX. • 0 = Fallito • 1 = Approvato

2.13. Banco di prova di simulazione
Il testbench di simulazione simula il loopback seriale HDMI TX al core RX.
Nota:
Questo testbench di simulazione non è supportato per i progetti con il parametro Includi I2C abilitato.
Figura 19. Schema a blocchi HDMI Intel FPGA IP Simulation TestbenchTabella 25. Componenti del banco di prova

Componente	Descrizione
VideoTPG	Il video test pattern generator (TPG) fornisce lo stimolo video.
Audio sample Gen	L'audio sampil generatore fornisce audio samplo stimolo. Il generatore genera un modello di dati di prova incrementale da trasmettere attraverso il canale audio.
Ausiliare Sample Gen	L'ausiliario sample generator fornisce gli ausiliariamplo stimolo. Il generatore genera un dato fisso da trasmettere dal trasmettitore.

Controllo CRC	Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore TX corrisponde alla velocità dati desiderata.
Controllo dei dati audio	Il controllo dei dati audio confronta se il modello di dati di test incrementale viene ricevuto e decodificato correttamente.
Controllo dati ausiliari	Il controllo dei dati ausiliari confronta se i dati ausiliari previsti vengono ricevuti e decodificati correttamente sul lato del ricevitore.

Il testbench di simulazione HDMI esegue i seguenti test di verifica:

Funzione HDMI	Verifica
Dati video	• Il testbench implementa il controllo CRC sul video in ingresso e in uscita. • Confronta il valore CRC dei dati trasmessi rispetto al CRC calcolato nei dati video ricevuti. • Il banco di prova esegue quindi il controllo dopo aver rilevato 4 segnali V-SYNC stabili dal ricevitore.
Dati ausiliari	• L'ausiliarioampil generatore genera un dato fisso da trasmettere dal trasmettitore. • Sul lato del ricevitore, il generatore confronta se i dati ausiliari previsti sono ricevuti e decodificati correttamente.
Dati audio	•L'audio sampil generatore di file genera un modello di dati di test incrementali da trasmettere attraverso il canale audio. • Sul lato del ricevitore, il controllo dei dati audio verifica e confronta se il modello di dati del test incrementale viene ricevuto e decodificato correttamente.

Una simulazione riuscita termina con il seguente messaggio:
# SIMBOLI_PER_OROLOGIO = 2
#VIC = 4
#TAR_FRL = 0
#BPP = 0
# FREQUENZA_AUDIO (kHz) = 48
# CANALE_AUDIO = 8
# Passaggio di simulazione
Tabella 26. HDMI Intel FPGA IP Design Example Simulatori supportati

Simulatore	Verilog HDL	Il VHDL
ModelSim – Edizione Intel FPGA/ ModelSim – Edizione Intel FPGA Starter	SÌ	SÌ
VCS/VCSMX	SÌ	SÌ
Riviera-PRO	SÌ	SÌ
Xcelio parallelo	SÌ	NO

2.14 Limitazioni di progettazione
È necessario considerare alcune limitazioni quando si crea un'istanza del design HDMI 2.1, ad esamplui.

• TX non è in grado di funzionare in modalità TMDS quando è in modalità non passthrough. Per testare in modalità TMDS, riporta l'interruttore user_dipsw alla modalità passthrough.
• Il processore Nios II deve eseguire l'addestramento del collegamento TX fino al completamento senza alcuna interruzione da altri processi.

2.15. Funzionalità di debug
Questo disegno esample fornisce alcune funzionalità di debug per aiutarti.
2.15.1. Messaggio di debug del software
È possibile attivare il messaggio di debug nel software per fornire assistenza in fase di esecuzione.
Per attivare il messaggio di debug nel software, attenersi alla seguente procedura:

1. Modifica DEBUG_MODE su 1 nello script global.h.
2. Esegui script/build_sw.sh sulla shell dei comandi di Nios II.
3. Riprogrammare il software/tx_control/tx_control.elf generato file eseguendo il comando sulla shell dei comandi di Nios II:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Esegui il comando del terminale Nios II sulla shell dei comandi di Nios II:
   nios2-terminale

Quando si attiva il messaggio di debug, vengono stampate le seguenti informazioni:

• Le impostazioni TI redriver su TX e RX vengono lette e visualizzate una volta dopo la programmazione ELF file.
• Messaggio di stato per la configurazione RX EDID e il processo hotplug
• Risoluzione con o senza supporto FRL informazioni estratte da EDID sul sink connesso al TX. Queste informazioni vengono visualizzate per ogni hotplug TX.
• Messaggio di stato per il processo di addestramento del collegamento TX durante l'addestramento del collegamento TX.

2.15.2. Informazioni SCDC dal sink connesso a TX
È possibile utilizzare questa funzione per ottenere informazioni SCDC.

1. Eseguire il comando del terminale Nios II sulla shell dei comandi di Nios II: nios2-terminal
2. Premere user_pb[2] sul kit di sviluppo FPGA Intel Arria 10.

Il software legge e visualizza le informazioni SCDC sul dissipatore collegato a TX sul terminale Nios II.
2.15.3. Misurazione della frequenza dell'orologio
Utilizzare questa funzione per controllare la frequenza per i diversi orologi.

1. Nei file hdmi_rx_top e hdmi_tx_top files, rimuovere il commento "//`define DEBUG_EN 1".
2. Aggiungi il segnale refclock_measure da ciascuna istanza mr_rate_detect all'analizzatore logico Signal Tap per ottenere la frequenza di clock di ciascun clock (con una durata di 10 ms).
3. Compila il progetto con Signal Tap Logic Analyzer.
4. Programma il SOF file ed eseguire Signal Tap Logic Analyzer.

Tabella 27. Orologi

Modulo	mr_rate_detect Istanza	Orologio da misurare
hdmi_rx_top	rx_pll_tmds	Clock di riferimento RX CDR 0
	rx_clk0_freq	Ricetrasmettitore RX clock out dal canale 0
	rx_vid_clk_freq	Orologio video RX
	rx_frl_clk_freq	Orologio RX FRL
	rx_hsync_freq	Frequenza Hsync del fotogramma video ricevuto
hdmi_tx_top	tx_clk0_freq	Clock del ricetrasmettitore TX dal canale 0
	vid_clk_freq	Orologio video TX
	frl_clk_freq	Orologio TX FRL
	tx_hsync_freq	Frequenza Hsync del fotogramma video da trasmettere

2.16. Aggiorna il tuo design
Tabella 28. Design HDMI Esample Compatibilità con la precedente versione del software Intel Quartus Prime Pro Edition

Design esample Variante	Possibilità di aggiornamento a Intel Quartus Prime Pro Edition 20.3
Design HDMI 2.1 esample (Supporto FRL = 1)	NO

Per qualsiasi design non compatibile esamples, devi fare quanto segue:

1. Genera un nuovo design esample nell'attuale versione del software Intel Quartus Prime Pro Edition utilizzando le stesse configurazioni del progetto esistente.
2. Confronta l'intero design esample directory con il design example generato utilizzando la precedente versione del software Intel Quartus Prime Pro Edition. Trasferisci le modifiche trovate.

Design HDMI 2.0 esample (Supporto FRL = 0)

Il design HDMI Intel FPGA IP esample mostra un loopback parallelo di un'istanza HDMI comprendente tre canali RX e quattro canali TX.
Tabella 29. HDMI Intel FPGA IP Design Exampfile per dispositivi Intel Arria 10

Design esample	Velocità dati	Modalità canale	Tipo di loopback
Ritrasmissione Arria 10 HDMI RX-TX	< 6,000 Mbps	Semplice	Parallelo con il buffer FIFO

Caratteristiche

• Il design istanzia i buffer FIFO per eseguire un passthrough diretto del flusso video HDMI tra il sink e la sorgente HDMI.
  
• Il design utilizza lo stato del LED per il debugging anticipatotage.
• Il design viene fornito con le sole opzioni RX e TX.
• Il design dimostra l'inserimento e il filtraggio dell'InfoFrame Dynamic Range e Mastering (HDR) nel modulo di collegamento RX-TX.
• Il design dimostra la gestione del passthrough EDID da un sink HDMI esterno a una sorgente HDMI esterna quando attivato da un evento hot-plug TX.
• Il design consente il controllo del tempo di esecuzione tramite DIP switch e pulsante per gestire i segnali core HDMI TX:
  — segnale di modalità per selezionare il fotogramma video codificato DVI o HDMI
  — segnali info_avi[47], info_vsi[61] e audio_info_ai[48] per selezionare la trasmissione di pacchetti ausiliari tramite bande laterali o porte dati ausiliari

L'istanza RX riceve una sorgente video dal generatore video esterno e i dati passano quindi attraverso un FIFO di loopback prima di essere trasmessi all'istanza TX.
È necessario collegare un analizzatore video esterno, un monitor o un televisore con connessione HDMI al core TX per verificarne la funzionalità.
3.1. Diagramma a blocchi del progetto di ritrasmissione HDMI 2.0 RX-TX
Il design di ritrasmissione HDMI 2.0 RX-TX esample dimostra il loopback parallelo in modalità canale simplex per HDMI Intel FPGA IP.
Figura 20. Diagramma a blocchi di ritrasmissione HDMI RX-TX (Intel Quartus Prime Pro Edition)Figura 21. Diagramma a blocchi di ritrasmissione HDMI RX-TX (Intel Quartus Prime Standard Edition)Informazioni correlate
Jitter del PLL a cascata o percorso di clock non dedicato per il clock di riferimento PLL Arria 10 Fare riferimento a questa soluzione per una soluzione alternativa se i clock di progettazione presentano ulteriori
nervosismo.
3.2. Requisiti hardware e software
Intel utilizza il seguente hardware e software per testare il design, ad esamplui.
Hardware

• Kit di sviluppo FPGA Intel Arria 10 GX
• Sorgente HDMI (unità di elaborazione grafica (GPU))
• Dissipatore HDMI (monitor)
• Scheda figlia Bitec HDMI FMC 2.0 (revisione 11)
• Cavi HDMI

Nota:
Puoi selezionare la revisione della tua scheda figlia Bitec HDMI. Impostare il parametro locale BITEC_DAUGHTER_CARD_REV su 4, 6 o 11 nel livello superiore file (a10_hdmi2_demo.v). Quando si modifica la revisione, il design potrebbe scambiare i canali del ricetrasmettitore e invertire la polarità in base ai requisiti della scheda figlia Bitec HDMI. Se si imposta il parametro BITEC_DAUGHTER_CARD_REV a 0, il design non apporta alcuna modifica ai canali del ricetrasmettitore e alla polarità. Per il design HDMI 2.1 esamples, sotto il Design Exampscheda le, impostare Revisione scheda figlia HDMI su Revisione 9, Revisione 4 o nessuna scheda figlia. Il valore predefinito è Revisione 9.
Software

• Intel Quartus Prime versione 18.1 e successive (per test hardware)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (solo Verilog HDL)/VCS MX o Xcelium Parallel simulator

3.3. Struttura della directory
Le directory contengono il file generato files per il design HDMI Intel FPGA IP esamplui.
Figura 22. Struttura delle directory per il progetto esampleTabella 30. RTL generato Files

Cartelle	Files
GxB-IT	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (edizione Intel Quartus Prime Pro)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (edizione Intel Quartus Prime Pro)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (edizione Intel Quartus Prime Pro)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (edizione Intel Quartus Prime Pro)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (edizione Intel Quartus Prime Pro)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (edizione Intel Quartus Prime Pro)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (edizione Intel Quartus Prime Pro)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (edizione Intel Quartus Prime Pro)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Edizione Intel Quartus Prime Standard)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (edizione Intel Quartus Prime Pro)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (edizione Intel Quartus Prime Pro)
	quartus.ini
comune	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (edizione Intel Quartus Prime Pro)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (edizione Intel Quartus Prime Pro)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (edizione Intel Quartus Prime Pro)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
orizzontale	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
riconfigura_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
SDC	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabella 31. Simulazione generata Files
Fare riferimento alla sezione Simulation Testbench per ulteriori informazioni.

Cartelle	Files
aldecco	/aldec.do
	/rivierapro_setup.tcl
cadenza	/cds.lib
	/hdl.var
	<cartella cds_libs>

mentore	/mentor.do
	/msim_setup.tcl
sinossi	/vcs/fileelenco.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelio (Edizione Intel Quartus Prime Pro)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
comune (Edizione Intel Quartus Prime Pro)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (edizione Intel Quartus Prime Pro)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (edizione Intel Quartus Prime Pro)
	/symbol_aligner.v (edizione Intel Quartus Prime Pro)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (edizione Intel Quartus Prime Pro)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabella 32. Software generato Files

Cartelle	Files
tx_control_src Nota: La cartella tx_control contiene anche duplicati di questi files.	/intel_fpga_i2c.c (Edizione Intel Quartus Prime Pro)
	/intel_fpga_i2c.h (edizione Intel Quartus Prime Pro)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/principale.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Componenti di progettazione
Il design HDMI Intel FPGA IP esample richiede questi componenti.
Tabella 33. Componenti superiori HDMI RX

Modulo	Descrizione
Nucleo RX HDMI	L'IP riceve i dati seriali dal Transceiver Native PHY ed esegue l'allineamento dei dati, il raddrizzamento dei canali, la decodifica TMDS, la decodifica dei dati ausiliari, la decodifica dei dati video, la decodifica dei dati audio e il descrambling.
I2	I2C è l'interfaccia utilizzata per Sink Display Data Channel (DDC) e Status and Data Channel (SCDC). La sorgente HDMI utilizza il DDC per determinare le capacità e le caratteristiche del sink leggendo la struttura dei dati E-EDID (Enhanced Extended Display Identification Data). • Gli indirizzi slave I8C a 2 bit per E-EDID sono 0xA0 e 0xA1. L'LSB indica il tipo di accesso: 1 in lettura e 0 in scrittura. Quando si verifica un evento HPD, lo slave I2C risponde ai dati E-EDID leggendo dalla RAM on-chip. • Il controller solo slave I2C supporta anche SCDC per le operazioni HDMI 2.0. Gli indirizzi slave I8C a 2 bit per SCDC sono 0xA8 e 0xA9. Quando si verifica un evento HPD, lo slave I2C esegue transazioni di scrittura o lettura da o verso l'interfaccia SCDC del core HDMI RX. Nota: Questo controller solo slave I2C per SCDC non è necessario se HDMI 2.0b non è previsto. Se accendi il Includi I2C parametro, questo blocco sarà incluso all'interno del core e non sarà visibile a questo livello.
Memoria EDID	Il design memorizza le informazioni EDID utilizzando il core IP a 1 porta RAM. Un protocollo di bus seriale standard a due fili (clock e dati) (controller solo slave I2C) trasferisce la struttura dei dati E-EDID conforme a CEA-861-D. Questa RAM EDID memorizza le informazioni E-EDID. Nota: Se si accende il Include la RAM EDID parametro, questo blocco sarà incluso all'interno del core e non sarà visibile a questo livello.
IOPLL	L'IOPLL genera il clock di riferimento CDR RX, il clock della velocità di collegamento e il clock video per il clock TMDS in entrata. • Clock di uscita 0 (clock di riferimento CDR) • Clock di uscita 1 (clock della velocità di collegamento) • Orologio di uscita 2 (orologio video) Nota: La configurazione IOPLL predefinita non è valida per nessuna risoluzione HDMI. L'IOPLL viene riconfigurato con le impostazioni appropriate all'accensione.
Controller di ripristino PHY del ricetrasmettitore	Il controller di ripristino PHY del ricetrasmettitore garantisce un'inizializzazione affidabile dei ricetrasmettitori RX. L'ingresso di ripristino di questo controller viene attivato dalla riconfigurazione RX e genera il segnale di ripristino analogico e digitale corrispondente al blocco Transceiver Native PHY in base alla sequenza di ripristino all'interno del blocco.
RX PHY nativo	Blocco transceiver rigido che riceve i dati seriali da una sorgente video esterna. Deserializza i dati seriali in dati paralleli prima di passare i dati al core HDMI RX.
Gestione della riconfigurazione RX	Gestione della riconfigurazione RX che implementa i circuiti di rilevamento della velocità con il PLL HDMI per far funzionare il ricetrasmettitore RX a qualsiasi velocità di collegamento arbitraria compresa tra 250 Mbps e 6,000 Mbps. Fare riferimento alla Figura 23 a pagina 63 di seguito.

Riconfigurazione IOPLL

Il blocco di riconfigurazione IOPLL facilita la riconfigurazione dinamica in tempo reale dei PLL negli FPGA Intel. Questo blocco aggiorna la frequenza di clock di uscita e la larghezza di banda PLL in tempo reale, senza riconfigurare l'intero FPGA. Questo blocco funziona a 100 MHz nei dispositivi Intel Arria 10. A causa della limitazione della riconfigurazione IOPLL, applicare Quartus INI permit_nf_pll_reconfig_out_of_lock=on durante la generazione dell'IP di riconfigurazione IOPLL. Per applicare Quartus INI, includi "permit_nf_pll_reconfig_out_of_lock=on" in quartus.ini file e posto nel file la directory del progetto Intel Quartus Prime. Dovresti visualizzare un messaggio di avviso quando modifichi il blocco di riconfigurazione IOPLL (pll_hdmi_reconfig) nel software Quartus Prime con l'INI. Nota: Senza questo Quartus INI, la riconfigurazione IOPLL non può essere completata se l'IOPLL perde il blocco durante la riconfigurazione.

Piombo

Il blocco di ingresso/uscita parallela (PIO) funge da interfaccia di controllo, stato e ripristino verso o dal sottosistema della CPU.

Figura 23. Flusso della sequenza di riconfigurazione multi-rate
La figura illustra il flusso della sequenza di riconfigurazione multi-rate del controller quando riceve il flusso di dati in ingresso e la frequenza di clock di riferimento o quando il ricetrasmettitore è sbloccato.Tabella 34. Componenti superiori HDMI TX

Modulo	Descrizione
Nucleo TX HDMI	Il core IP riceve i dati video dal livello superiore ed esegue la codifica TMDS, la codifica dei dati ausiliari, la codifica dei dati audio, la codifica dei dati video e lo scrambling.
Maestro I2C	I2C è l'interfaccia utilizzata per Sink Display Data Channel (DDC) e Status and Data Channel (SCDC). La sorgente HDMI utilizza il DDC per determinare le capacità e le caratteristiche del sink leggendo la struttura dei dati E-EDID (Enhanced Extended Display Identification Data). • Come DDC, I2C Master legge l'EDID dal dissipatore esterno per configurare la RAM EDID delle informazioni EDID nell'HDMI RX Top o per l'elaborazione video. • Come SCDC, il master I2C trasferisce la struttura dei dati SCDC dalla sorgente FPGA al sink esterno per il funzionamento HDMI 2.0b. Per esample, se il flusso di dati in uscita è superiore a 3,400 Mbps, il processore Nios II ordina al master I2C di aggiornare i bit TMDS_BIT_CLOCK_RATIO e SCRAMBLER_ENABLE del registro di configurazione sink SCDC a 1.
IOPLL	L'IOPLL fornisce il clock della velocità di collegamento e il clock video dal clock TMDS in entrata. • Clock di uscita 1 (clock della velocità di collegamento) • Orologio di uscita 2 (orologio video) Nota: La configurazione IOPLL predefinita non è valida per nessuna risoluzione HDMI. L'IOPLL viene riconfigurato con le impostazioni appropriate all'accensione.
Controller di ripristino PHY del ricetrasmettitore	Il controller di ripristino PHY del ricetrasmettitore garantisce un'inizializzazione affidabile dei ricetrasmettitori TX. L'ingresso di ripristino di questo controller viene attivato dal livello superiore e genera il segnale di ripristino analogico e digitale corrispondente al blocco Transceiver Native PHY in base alla sequenza di ripristino all'interno del blocco. Il segnale di uscita tx_ready da questo blocco funziona anche come segnale di ripristino per l'IP HDMI Intel FPGA per indicare che il ricetrasmettitore è attivo e funzionante e pronto a ricevere dati dal core.
Ricetrasmettitore PHY nativo	Blocco ricetrasmettitore rigido che riceve i dati paralleli dal core HDMI TX e serializza i dati dalla trasmissione. L'interfaccia di riconfigurazione è abilitata nel blocco TX Native PHY per dimostrare la connessione tra TX Native PHY e l'arbitro del ricetrasmettitore. Non viene eseguita alcuna riconfigurazione per TX Native PHY. Nota: Per soddisfare i requisiti di skew inter-canale HDMI TX, impostare l'opzione della modalità di bonding del canale TX nell'editor dei parametri PHY nativo del ricetrasmettitore Intel Arria 10 su Incollaggio PMA e PCS. È inoltre necessario aggiungere il requisito del vincolo di inclinazione massima (set_max_skew) al segnale di ripristino digitale dal controller di ripristino del ricetrasmettitore (tx_digitalreset) come consigliato nel Guida per l'utente PHY del ricetrasmettitore Intel Arria 10.
TXPLL	Il blocco PLL del trasmettitore fornisce l'orologio veloce seriale al blocco PHY nativo del ricetrasmettitore. Per questo design HDMI Intel FPGA IP example, fPLL viene utilizzato come TX PLL.
Riconfigurazione IOPLL	Il blocco di riconfigurazione IOPLL facilita la riconfigurazione dinamica in tempo reale dei PLL negli FPGA Intel. Questo blocco aggiorna la frequenza di clock di uscita e la larghezza di banda PLL in tempo reale, senza riconfigurare l'intero FPGA. Questo blocco funziona a 100 MHz nei dispositivi Intel Arria 10. A causa della limitazione della riconfigurazione IOPLL, applicare Quartus INI permit_nf_pll_reconfig_out_of_lock=on durante la generazione dell'IP di riconfigurazione IOPLL. Per applicare Quartus INI, includi "permit_nf_pll_reconfig_out_of_lock=on" in quartus.ini file e posto nel file la directory del progetto Intel Quartus Prime. Dovresti visualizzare un messaggio di avviso quando modifichi il blocco di riconfigurazione IOPLL (pll_hdmi_reconfig) nel software Intel Quartus Prime con l'INI. Nota: Senza questo Quartus INI, la riconfigurazione IOPLL non può essere completata se l'IOPLL perde il blocco durante la riconfigurazione.
Piombo	Il blocco di ingresso/uscita parallela (PIO) funge da interfaccia di controllo, stato e ripristino verso o dal sottosistema della CPU.

Tabella 35. Velocità dati e over del ricetrasmettitoreampFattore di ling per ogni intervallo di frequenza di clock TMDS

Frequenza di clock TMDS (MHz)	Rapporto bit clock TMDS	Oversampfattore ling	Velocità dati del ricetrasmettitore (Mbps)
Numero di telefono: 85–150	1	Non applicabile	Numero di telefono: 3400–6000
Numero di telefono: 100–340	0	Non applicabile	Numero di telefono: 1000–3400
Numero di telefono: 50–100	0	5	Numero di telefono: 2500–5000
Numero di telefono: 35–50	0	3	Numero di telefono: 1050–1500
Numero di telefono: 30–35	0	4	Numero di telefono: 1200–1400
Numero di telefono: 25–30	0	5	Numero di telefono: 1250–1500

Tabella 36. Blocchi comuni di primo livello

Modulo

Descrizione

Arbitro del ricetrasmettitore

Questo blocco funzionale generico impedisce ai ricetrasmettitori di ricalibrarsi simultaneamente quando i ricetrasmettitori RX o TX all'interno dello stesso canale fisico richiedono la riconfigurazione. La ricalibrazione simultanea influisce sulle applicazioni in cui i ricetrasmettitori RX e TX all'interno dello stesso canale sono assegnati a implementazioni IP indipendenti. Questo arbitro del ricetrasmettitore è un'estensione della risoluzione consigliata per unire simplex TX e simplex RX nello stesso canale fisico. Questo arbitro del ricetrasmettitore aiuta anche a unire e arbitrare le richieste di riconfigurazione RX e TX di Avalon-MM destinate ai ricetrasmettitori RX e TX simplex all'interno di un canale poiché è possibile accedere alla porta dell'interfaccia di riconfigurazione dei ricetrasmettitori solo in sequenza. La connessione dell'interfaccia tra l'arbitro del ricetrasmettitore e i blocchi del controller di reset PHY/PHY nativo TX/RX in questo design example dimostra una modalità generica che si applica a qualsiasi combinazione IP utilizzando l'arbitro del ricetrasmettitore. L'arbitro del ricetrasmettitore non è necessario quando in un canale viene utilizzato solo il ricetrasmettitore RX o TX. L'arbitro del ricetrasmettitore identifica il richiedente di una riconfigurazione attraverso le sue interfacce di riconfigurazione Avalon-MM e garantisce che il corrispondente tx_reconfig_cal_busy o rx_reconfig_cal_busy sia controllato di conseguenza. Per l'applicazione HDMI, solo RX avvia la riconfigurazione. Incanalando la richiesta di riconfigurazione di Avalon-MM attraverso l'arbitro, l'arbitro identifica che la richiesta di riconfigurazione ha origine dall'RX, che quindi impedisce a tx_reconfig_cal_busy di asserire e consente a rx_reconfig_cal_busy di asserire. Il gating impedisce al ricetrasmettitore TX di passare involontariamente alla modalità di calibrazione.

	Nota: Poiché HDMI richiede solo la riconfigurazione RX, i segnali tx_reconfig_mgmt_* sono bloccati. Inoltre, l'interfaccia Avalon-MM non è richiesta tra l'arbitro e il blocco TX Native PHY. I blocchi sono assegnati all'interfaccia nel design example per dimostrare la connessione generica dell'arbitro del ricetrasmettitore al controller di ripristino PHY/PHY nativo TX/RX.
Collegamento RX-TX	• L'uscita dei dati video ei segnali di sincronizzazione dal core HDMI RX passano attraverso un DCFIFO attraverso i domini di clock video RX e TX. • Il pacchetto di controllo generale (GCP), gli InfoFrame (AVI, VSI e AI), i dati ausiliari ei dati audio passano attraverso DCFIFO attraverso i domini di velocità di clock del collegamento RX e TX. • La porta dati ausiliaria del core HDMI TX controlla i dati ausiliari che fluiscono attraverso il DCFIFO attraverso la contropressione. La contropressione garantisce che non vi siano pacchetti ausiliari incompleti sulla porta dati ausiliaria. • Questo blocco esegue anche il filtraggio esterno: — Filtra i dati audio e il pacchetto di rigenerazione del clock audio dal flusso di dati ausiliari prima di trasmetterli alla porta dati ausiliaria core HDMI TX. Nota: Per disabilitare questo filtro, premi user_pb[2]. Abilitare questo filtro per garantire che non vi siano duplicazioni di dati audio e pacchetti di rigenerazione del clock audio nel flusso di dati ausiliari ritrasmessi. — Filtra l'InfoFrame High Dynamic Range (HDR) dai dati ausiliari HDMI RX e inserisce un example HDR InfoFrame ai dati ausiliari del TX HDMI attraverso il multiplexer Avalon ST.
Sottosistema CPU	Il sottosistema CPU funziona come controller SCDC e DDC e controller di riconfigurazione della sorgente. • Il controller SCDC di origine contiene il controller master I2C. Il controller master I2C trasferisce la struttura dei dati SCDC dalla sorgente FPGA al sink esterno per il funzionamento HDMI 2.0b. Per esample, se il flusso di dati in uscita è di 6,000 Mbps, il processore Nios II ordina al controller master I2C di aggiornare i bit TMDS_BIT_CLOCK_RATIO e SCRAMBLER_ENABLE del registro di configurazione sink TMDS a 1. • Lo stesso master I2C trasferisce anche la struttura dati DDC (E-EDID) tra la sorgente HDMI e il sink esterno. • La CPU Nios II funge da controller di riconfigurazione per la sorgente HDMI. La CPU si basa sul rilevamento della frequenza periodica dal modulo di gestione della riconfigurazione RX per determinare se il TX richiede la riconfigurazione. Il traduttore slave Avalon-MM fornisce l'interfaccia tra l'interfaccia master Avalon-MM del processore Nios II e le interfacce slave Avalon-MM dell'IOPLL della sorgente HDMI istanziata esternamente e del PHY nativo TX. • Il flusso della sequenza di riconfigurazione per TX è uguale a quello per RX, tranne per il fatto che la riconfigurazione del PLL e del ricetrasmettitore e la sequenza di ripristino vengono eseguite in sequenza. Fare riferimento alla Figura 24 a pagina 67.

Figura 24. Flusso della sequenza di riconfigurazione
La figura illustra il flusso software di Nios II che coinvolge i controlli per il master I2C e la sorgente HDMI.3.5. Dynamic Range and Mastering (HDR) Inserimento e filtraggio InfoFrame
Il design HDMI Intel FPGA IP esample include una dimostrazione dell'inserimento di HDR InfoFrame in un sistema di loopback RX-TX.
La specifica HDMI versione 2.0b consente la trasmissione di Dynamic Range e Mastering InfoFrame tramite flusso ausiliario HDMI. Nella dimostrazione, il blocco Auxiliary Data Insertion supporta l'inserimento HDR. Devi solo formattare il pacchetto HDR InfoFrame previsto come specificato nella tabella dell'elenco dei segnali del modulo e utilizzare il modulo AUX Insertion Control fornito per programmare l'inserimento dell'HDR InfoFrame una volta per ogni fotogramma video.
In questo example, nei casi in cui il flusso ausiliario in entrata include già HDR InfoFrame, il contenuto HDR in streaming viene filtrato. Il filtraggio evita la trasmissione di InfoFrame HDR in conflitto e garantisce che solo i valori specificati nell'HDR Sampvengono utilizzati i moduli dati.
Figura 25. Collegamento RX-TX con Dynamic Range e Mastering InfoFrame Insertion
La figura mostra il diagramma a blocchi del collegamento RX-TX che include l'intervallo dinamico e l'inserimento di InfoFrame di mastering nel flusso ausiliario principale HDMI TX.
Tabella 37. Segnali del blocco di inserimento dati ausiliari (altera_hdmi_aux_hdr)

Segnale	Direzione	Larghezza	Descrizione
Orologio e Reset
clic	Ingresso	1	Ingresso orologio. Questo orologio deve essere collegato all'orologio della velocità di collegamento.
reset	Ingresso	1	Reimpostare l'ingresso.

Generatore di pacchetti ausiliari e segnali multiplexer
multiplexer_out_data	Produzione	72	Avalon streaming in uscita dal multiplexer.
multiplexer_out_valid	Produzione	1
multiplexer_out_ready	Produzione	1
multiplexer_out_startofpacket	Produzione	1
multiplexer_out_endofpacket	Produzione	1
multiplexer_out_channel	Produzione	11
multiplexer_in_data	Ingresso	72	Ingresso streaming Avalon alla porta In1 del multiplexer. Vsync video HDMI TX. Questo segnale deve essere sincronizzato con il dominio dell'orologio della velocità del collegamento. Il core inserisce l'HDR InfoFrame nel flusso ausiliario sul fronte di salita di questo segnale.
multiplexer_non_valido	Ingresso	1
multiplexer_in_ready	Ingresso	1
multiplexer_in_startofpacket	Ingresso	1
multiplexer_in_endofpacket hdmi_tx_vsync	Ingresso Ingresso	1 1

Tabella 38. Segnali del modulo dati HDR (altera_hdmi_hdr_infoframe).

Segnale	Direzione	Larghezza	Descrizione
hb0	Produzione	8	Byte di intestazione 0 di Dynamic Range e Mastering InfoFrame: codice del tipo di InfoFrame.
hb1	Produzione	8	Byte di intestazione 1 di Dynamic Range and Mastering InfoFrame: numero di versione di InfoFrame.
hb2	Produzione	8	Byte di intestazione 2 di Dynamic Range e Mastering InfoFrame: Lunghezza di InfoFrame.
pb	Ingresso	224	Byte di dati di Dynamic Range e Mastering InfoFrame.

Tabella 39. Intervallo dinamico e Mastering InfoFrame Data Byte Bundle Campi di bit

Campo di bit	Definizione	Tipo di metadati statici 1
7:0	Byte dati 1: {5'h0, EOTF[2:0]}
15:8	Byte di dati 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte di dati 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte di dati 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte di dati 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte di dati 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte di dati 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte di dati 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte di dati 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte di dati 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte di dati 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte di dati 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte di dati 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte di dati 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte di dati 15: Static_Metadata_Descriptor	punto_bianco_x, LSB
127:120	Byte di dati 16: Static_Metadata_Descriptor	punto_bianco_x, MSB
135:128	Byte di dati 17: Static_Metadata_Descriptor	punto_bianco_y, LSB

143:136	Byte di dati 18: Static_Metadata_Descriptor	punto_bianco_y, MSB
151:144	Byte di dati 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Byte di dati 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte di dati 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte di dati 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte di dati 23: Static_Metadata_Descriptor	Contenuto massimo livello di luce, LSB
191:184	Byte di dati 24: Static_Metadata_Descriptor	Contenuto massimo livello di luce, MSB
199:192	Byte di dati 25: Static_Metadata_Descriptor	Livello di luce medio massimo del fotogramma, LSB
207:200	Byte di dati 26: Static_Metadata_Descriptor	Massimo livello di luce medio del fotogramma, MSB
215:208	Prenotato
223:216	Prenotato

Disattivazione dell'inserimento e del filtro HDR
La disabilitazione dell'inserimento e del filtro HDR consente di verificare la ritrasmissione del contenuto HDR già disponibile nel flusso ausiliario di origine senza alcuna modifica nel design di ritrasmissione RX-TX examplui.
Per disabilitare l'inserimento e il filtro HDR InfoFrame:

1. Imposta block_ext_hdr_infoframe su 1'b0 in rxtx_link.v file per impedire il filtraggio dell'HDR InfoFrame dal flusso ausiliario.
2. Impostare multiplexer_in0_valid dell'istanza avalon_st_multiplexer in altera_hdmi_aux_hdr.v file a 1'b0 per evitare che l'Auxiliary Packet Generator si formi e inserisca ulteriori HDR InfoFrame nel flusso ausiliario TX.
   

3.6. Schema di clock
Lo schema di clock illustra i domini di clock nel design HDMI Intel FPGA IP examplui.
Figura 26. HDMI Intel FPGA IP Design esampSchema di clocking (Intel Quartus Prime Pro Edition)Figura 27. HDMI Intel FPGA IP Design esampSchema di clocking (Intel Quartus Prime Standard Edition)Tabella 40. Segnali dello schema di clocking

Orologio	Nome del segnale nel design	Descrizione
Orologio di riferimento TX IOPLL/ TX PLL 1	hdmi_clk_in	Orologio di riferimento per TX IOPLL e TX PLL. La frequenza di clock è la stessa della frequenza di clock TMDS prevista dal canale di clock HDMI TX TMDS. Per questo design HDMI Intel FPGA IP example, questo orologio è collegato all'orologio RX TMDS a scopo dimostrativo. Nella tua applicazione, devi fornire un clock dedicato con frequenza di clock TMDS da un oscillatore programmabile per migliori prestazioni di jitter. Nota: Non utilizzare un pin RX del ricetrasmettitore come clock di riferimento PLL TX. Il tuo design non si adatterà se posizioni il refclk HDMI TX su un pin RX.
Uscita clock ricetrasmettitore TX	tx_clk	Clock out recuperato dal ricetrasmettitore e la frequenza varia a seconda della velocità dati e dei simboli per clock. Frequenza di uscita del ricetrasmettitore TX = Velocità dati del ricetrasmettitore/ (Simbolo per clock*10)
Orologio seriale TX PLL	tx_bonding_clocks	Orologio veloce seriale generato da TX PLL. La frequenza di clock è impostata in base alla velocità dei dati.
Orologio velocità collegamento TX/RX	ls_clk	Orologio velocità di collegamento. La frequenza di clock della velocità di collegamento dipende dalla frequenza di clock TMDS prevista, oversampfattore di ling, simboli per clock e rapporto bit clock TMDS.

		Rapporto bit clock TMDS	Frequenza di clock della velocità di collegamento
		0	Frequenza di clock TMDS/ Simbolo per clock
		1	Frequenza di clock TMDS *4 / Simbolo per clock
Orologio video TX/RX	vid_clk	Orologio dati video. La frequenza del clock dei dati video è derivata dal clock della velocità del collegamento TX in base alla profondità del colore.
		Rapporto bit clock TMDS	Frequenza di clock dei dati video
		0	Orologio TMDS/ Simbolo per orologio/ Fattore di profondità del colore
		1	Orologio TMDS *4 / Simbolo per orologio/ Fattore di profondità del colore
		Bit per colore	Fattore di profondità del colore
		8	1
		10	1.25
		12	1.5
		16	2.0
Orologio RX TMDS	tmds_clk_in	canale di clock TMDS dall'HDMI RX e si collega al clock di riferimento all'IOPLL.
RX Orologio di riferimento CDR 0 /TX Orologio di riferimento PLL 0	fr_clk	Orologio di riferimento a funzionamento libero per RX CDR e TX PLL. Questo orologio è necessario per la calibrazione all'accensione.
Clock di riferimento RX CDR 1	iopll_outclk0	Orologio di riferimento al CDR RX del ricetrasmettitore RX.
		Velocità dati	Frequenza di clock di riferimento RX
		Velocità dati <1 Gbps	Frequenza di clock 5 × TMDS
		1 Gbps< Velocità dati <3.4 Gbps	Frequenza di clock TMDS
		Velocità dati > 3.4 Gbps	Frequenza di clock 4 × TMDS
		• Velocità dati <1 Gbps: per overampling per soddisfare i requisiti di velocità dati minima del ricetrasmettitore. • Velocità dati >3.4 Gbps: per compensare il rapporto bit rate/clock di TMDS di 1/40 per mantenere il rapporto velocità dati/clock del ricetrasmettitore a 1/10. Nota: Non utilizzare un pin RX del ricetrasmettitore come clock di riferimento CDR. Il tuo progetto non si adatterà se posizioni il refclk HDMI RX su un pin RX.
Uscita orologio ricetrasmettitore RX	rx_clk	Clock out recuperato dal ricetrasmettitore e la frequenza varia a seconda della velocità dati e dei simboli per clock. Frequenza di uscita del ricetrasmettitore RX = Velocità dati del ricetrasmettitore/ (Simbolo per clock*10)
Orologio di gestione	mgmt_clk	Un clock gratuito a 100 MHz per questi componenti:

		• Interfacce Avalon-MM per la riconfigurazione — Il requisito dell'intervallo di frequenza è compreso tra 100 e 125 MHz. •, controller di ripristino PHY per la sequenza di ripristino del ricetrasmettitore — Il requisito dell'intervallo di frequenza è compreso tra 1 e 500 MHz. • Riconfigurazione IOPLL — La frequenza di clock massima è 100 MHz. • Riconfigurazione RX per la gestione • PROCESSORE • Maestro I2C
Orologio I2C	i2c_clk	Un ingresso di clock da 100 MHz che sincronizza lo slave I2C, i registri SCDC nel core HDMI RX e la RAM EDID.

Informazioni correlate

• Utilizzo del pin RX del ricetrasmettitore come orologio di riferimento CDR
• Utilizzo del pin RX del ricetrasmettitore come clock di riferimento PLL TX

3.7. Segnali di interfaccia
Le tabelle elencano i segnali per il design HDMI Intel FPGA IP esamplui.
Tabella 41. Segnali di primo livello

Segnale	Direzione	Larghezza	Descrizione
Segnale dell'oscillatore integrato
clk_fpga_b3_p	Ingresso	1	Clock di funzionamento libero da 100 MHz per il clock di riferimento del core
REFCLK_FMCB_P (Edizione Intel Quartus Prime Pro)	Ingresso	1	clock libero da 625 MHz per il clock di riferimento del ricetrasmettitore; questo orologio può essere di qualsiasi frequenza

Pulsanti utente e LED
utente_pb	Ingresso	1	Pulsante per controllare la funzionalità di progettazione IP HDMI Intel FPGA
cpu_resetn	Ingresso	1	Ripristino globale
utente_led_g	Produzione	4	Display a LED verde Fare riferimento a Hardware Setup a pagina 89 per ulteriori informazioni sulle funzioni dei LED.
utente_led_r	Produzione	4	Display LED rosso Fare riferimento a Hardware Setup a pagina 89 per ulteriori informazioni sulle funzioni dei LED.

Pin della scheda figlia HDMI FMC sulla porta FMC B
fmcb_gbtclk_m2c_p_0	Ingresso	1	Orologio HDMI RX TMDS
fmcb_dp_m2c_p	Ingresso	3	Canali dati HDMI RX rosso, verde e blu • Scheda figlia Bitec revisione 11 — [0]: Canale RX TMDS 1 (verde) — [1]: Canale RX TMDS 2 (rosso) — [2]: Canale RX TMDS 0 (blu) • Scheda figlia Bitec revisione 4 o 6 — [0]: RX TMDS Canale 1 (verde)— polarità invertita — [1]: Canale RX TMDS 0 (blu) — polarità invertita — [2]: Canale RX TMDS 2 (rosso)— polarità invertita
fmcb_dp_c2m_p	Produzione	4	Orologio HDMI TX, canali dati rosso, verde e blu • Scheda figlia Bitec revisione 11 — [0]: Canale TX TMDS 2 (rosso) — [1]: Canale TX TMDS 1 (verde) — [2]: Canale TX TMDS 0 (blu) — [3]: Canale orologio TX TMDS • Scheda figlia Bitec revisione 4 o 6 — [0]: Canale orologio TX TMDS — [1]: Canale TX TMDS 0 (blu) — [2]: Canale TX TMDS 1 (verde) — [3]: Canale TX TMDS 2 (rosso)
fmcb_la_rx_p_9	Ingresso	1	Rilevamento alimentazione HDMI RX +5V
fmcb_la_rx_p_8	Dentro e fuori	1	Rilevamento hot plug HDMI RX
fmcb_la_rx_n_8	Dentro e fuori	1	HDMI RX I2C SDA per DDC e SCDC
fmcb_la_tx_p_10	Ingresso	1	HDMI RX I2C SCL per DDC e SCDC
fmcb_la_tx_p_12	Ingresso	1	Rilevamento hot plug HDMI TX
fmcb_la_tx_n_12	Dentro e fuori	1	HDMI I2C SDA per DDC e SCDC
fmcb_la_rx_p_10	Dentro e fuori	1	HDMI I2C SCL per DDC e SCDC
fmcb_la_tx_p_11	Dentro e fuori	1	HDMI I2C SDA per il controllo del redriver
fmcb_la_rx_n_9	Dentro e fuori	1	HDMI I2C SCL per il controllo del redriver

Tabella 42. Segnali di primo livello HDMI RX

Segnale	Direzione	Larghezza	Descrizione
Segnali di orologio e ripristino
mgmt_clk	Ingresso	1	Ingresso clock di sistema (100 MHz)
fr_clk (edizione Intel Quartus Prime Pro)	Ingresso	1	Free running clock (625 MHz) per il clock di riferimento primario del ricetrasmettitore. Questo orologio è necessario per la calibrazione del ricetrasmettitore durante lo stato di accensione. Questo orologio può essere di qualsiasi frequenza.
reset	Ingresso	1	Ingresso di ripristino del sistema

Segnale	Direzione	Larghezza	Descrizione
Segnali di orologio e ripristino
reset_xcvr_powerup (edizione Intel Quartus Prime Pro)	Ingresso	1	Ingresso reset ricetrasmettitore. Questo segnale viene asserito durante il processo di commutazione dei clock di riferimento (dal clock free running al clock TMDS) allo stato di accensione.
tmds_clk_in	Ingresso	1	Orologio HDMI RX TMDS
i2c_clk	Ingresso	1	Ingresso clock per interfaccia DDC e SCDC
vid_clk_out	Produzione	1	Uscita orologio video
ls_clk_out	Produzione	1	Uscita del clock della velocità di collegamento
sistema_init	Produzione	1	Inizializzazione del sistema per reimpostare il sistema all'accensione

Ricetrasmettitore RX e segnali IOPLL
rx_serial_data	Ingresso	3	Dati seriali HDMI al PHY nativo RX
gxb_rx_ready	Produzione	1	Indica che il PHY nativo RX è pronto
gxb_rx_cal_busy_out	Produzione	3	RX Calibrazione PHY nativa occupata dall'arbitro del ricetrasmettitore
gxb_rx_cal_busy_in	Ingresso	3	Segnale di calibrazione occupato dall'arbitro del ricetrasmettitore al PHY nativo RX
iopll_locked	Produzione	1	Indica che IOPLL è bloccato
gxb_reconfig_write	Ingresso	3	Riconfigurazione del ricetrasmettitore Interfaccia Avalon-MM dal PHY nativo RX all'arbitro del ricetrasmettitore
gxb_reconfig_read	Ingresso	3
indirizzo_riconfig_gxb	Ingresso	30
gxb_reconfig_writedata	Ingresso	96
gxb_reconfig_readdata	Produzione	96
gxb_reconfig_waitrequest	Produzione	3

Gestione della riconfigurazione RX
rx_reconfig_it	Produzione	1	La riconfigurazione RX abilita il segnale
misura	Produzione	24	Misurazione della frequenza di clock HDMI RX TMDS (in 10 ms)
misura_valida	Produzione	1	Indica che il segnale di misura è valido
os	Produzione	1	Oversampfattore di crescita: • 0: Nessun overampmolva • 1: 5× overampmolva
reconfig_mgmt_write	Produzione	1	Gestione della riconfigurazione RX Interfaccia mappata in memoria di Avalon per l'arbitro del ricetrasmettitore
reconfig_mgmt_read	Produzione	1
indirizzo_reconfig_mgmt	Produzione	12

reconfig_mgmt_writedata	Produzione	32
reconfig_mgmt_readdata	Ingresso	32
reconfig_mgmt_waitrequest	Ingresso	1

Segnali di base HDMI RX
TMDS_Bit_clock_Ratio	Produzione	1	Interfacce di registro SCDC
audio_de	Produzione	1	Interfacce audio di base HDMI RX Per ulteriori informazioni, fare riferimento alla sezione Sink Interfaces nella Guida dell'utente HDMI Intel FPGA IP.
dati_audio	Produzione	256
info_audio_ai	Produzione	48
audio_N	Produzione	20
audio_CTS	Produzione	20
audio_metadati	Produzione	165
formato_audio	Produzione	5
aux_pkt_data	Produzione	72	Interfacce ausiliarie core HDMI RX Per ulteriori informazioni, fare riferimento alla sezione Sink Interfaces nella Guida dell'utente HDMI Intel FPGA IP.
aux_pkt_addr	Produzione	6
aux_pkt_wr	Produzione	1
aux_data	Produzione	72
aux_sop	Produzione	1
aux_eop	Produzione	1
aux_valid	Produzione	1
errore_ausiliario	Produzione	1
gcp	Produzione	6	Segnali in banda laterale core HDMI RX Per ulteriori informazioni, fare riferimento alla sezione Sink Interfaces nella Guida dell'utente HDMI Intel FPGA IP.
info_avi	Produzione	112
info_vsi	Produzione	61
color Depth_mgmt_sync	Produzione	2
vid_data	Produzione	N*48	Porte video principali HDMI RX No dieci = simboli per orologio Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
vid_vsync	Produzione	N
vid_hsync	Produzione	N
vid_de	Produzione	N
modalità	Produzione	1	Controllo principale HDMI RX e porte di stato No dieci = simboli per orologio Fare riferimento al Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
Ctrl	Produzione	N*6
bloccato	Produzione	3
vid_lock	Produzione	1
in_5v_power	Ingresso	1	Rilevamento HDMI RX 5V e rilevamento hotplug Fare riferimento a Interfacce sink sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
hdmi_rx_hpd_n	Dentro e fuori	1

hdmi_rx_i2c_sda	Dentro e fuori	1	Interfaccia HDMI RX DDC e SCDC
hdmi_rx_i2c_scl	Dentro e fuori	1

Segnali RX EDID RAM
edid_ram_access	Ingresso	1	Interfaccia di accesso RAM EDID HDMI RX. Asserisci edid_ram_access quando vuoi scrivere o leggere dalla RAM EDID, altrimenti questo segnale dovrebbe essere mantenuto basso.
edid_ram_address	Ingresso	8
edid_ram_write	Ingresso	1
edid_ram_read	Ingresso	1
edid_ram_readdata	Produzione	8
edid_ram_writedata	Ingresso	8
edid_ram_waitrequest	Produzione	1

Tabella 43. Segnali HDMI TX di primo livello

Segnale	Direzione	Larghezza	Descrizione
Segnali di orologio e ripristino
mgmt_clk	Ingresso	1	Ingresso clock di sistema (100 MHz)
fr_clk (edizione Intel Quartus Prime Pro)	Ingresso	1	Free running clock (625 MHz) per il clock di riferimento primario del ricetrasmettitore. Questo orologio è necessario per la calibrazione del ricetrasmettitore durante lo stato di accensione. Questo orologio può essere di qualsiasi frequenza.
reset	Ingresso	1	Ingresso di ripristino del sistema
hdmi_clk_in	Ingresso	1	Orologio di riferimento a TX IOPLL e TX PLL. La frequenza di clock è la stessa della frequenza di clock TMDS.
vid_clk_out	Produzione	1	Uscita orologio video
ls_clk_out	Produzione	1	Uscita del clock della velocità di collegamento
sistema_init	Produzione	1	Inizializzazione del sistema per reimpostare il sistema all'accensione
reset_xcvr	Ingresso	1	Ripristina ricetrasmettitore TX
reset_pll	Ingresso	1	Reimposta su IOPLL e TX PLL
reset_pll_reconfig	Produzione	1	Ripristinare la riconfigurazione PLL

Ricetrasmettitore TX e segnali IOPLL
tx_serial_data	Produzione	4	Dati seriali HDMI dal TX Native PHY
gxb_tx_ready	Produzione	1	Indica che TX Native PHY è pronto
gxb_tx_cal_busy_out	Produzione	4	TX Segnale di occupato della calibrazione PHY nativa all'arbitro del ricetrasmettitore
gxb_tx_cal_busy_in	Ingresso	4	Segnale di calibrazione occupato dall'arbitro del ricetrasmettitore al TX Native PHY

Ricetrasmettitore TX e segnali IOPLL
iopll_locked	Produzione	1	Indica che IOPLL è bloccato
txpll_locked	Produzione	1	Indica che TX PLL è bloccato
gxb_reconfig_write	Ingresso	4	Riconfigurazione del ricetrasmettitore Interfaccia Avalon mappata in memoria dal PHY nativo TX all'arbitro del ricetrasmettitore
gxb_reconfig_read	Ingresso	4
indirizzo_riconfig_gxb	Ingresso	40
gxb_reconfig_writedata	Ingresso	128
gxb_reconfig_readdata	Produzione	128
gxb_reconfig_waitrequest	Produzione	4

Segnali di riconfigurazione TX IOPLL e TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Ingresso	1	Riconfigurazione TX IOPLL/TX PLL Interfacce mappate in memoria di Avalon
pll_reconfig_read/tx_pll_reconfig_read	Ingresso	1
pll_reconfig_address/ tx_pll_reconfig_address	Ingresso	10
pll_reconfig_writedata/tx_pll_reconfig_writedata	Ingresso	32
pll_reconfig_readdata/tx_pll_reconfig_readdata	Produzione	32
pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest	Produzione	1
os	Ingresso	2	Oversampfattore di crescita: • 0: Nessun overampmolva • 1: 3× overampmolva • 2: 4× overampmolva • 3: 5× overampmolva
misura	Ingresso	24	Indica la frequenza di clock TMDS della risoluzione video di trasmissione.

Segnali di base HDMI TX
Ctrl	Ingresso	6*N	Interfacce di controllo core HDMI TX No dieci = Simboli per orologio Fare riferimento alla sezione Interfacce di origine nel file Cavo HDMI Intel FPGA IP User Guide per ulteriori informazioni.
modalità	Ingresso	1
TMDS_Bit_clock_Ratio	Ingresso	1	SCInterfacce di registro DC Per ulteriori informazioni, fare riferimento alla sezione Interfacce di origine nella Guida dell'utente HDMI Intel FPGA IP.
Scrambler_Abilita	Ingresso	1
audio_de	Ingresso	1	Interfacce audio core HDMI TX Fare riferimento al Interfacce di origine sezione nella HDMI Intel FPGA IP Guida per l'utente per ulteriori informazioni.
audio_muto	Ingresso	1
dati_audio	Ingresso	256
continua…

Segnali di base HDMI TX
info_audio_ai	Ingresso	49
audio_N	Ingresso	22
audio_CTS	Ingresso	22
audio_metadati	Ingresso	166
formato_audio	Ingresso	5
i2c_master_write	Ingresso	1	TX I2C master Avalon interfaccia mappata in memoria al master I2C all'interno del core TX. Nota: Questi segnali sono disponibili solo quando si accende il Includi I2C parametro.
i2c_master_read	Ingresso	1
indirizzo_master_i2c	Ingresso	4
i2c_master_writedata	Ingresso	32
i2c_master_readdata	Produzione	32
aux_ready	Produzione	1	Interfacce ausiliarie core HDMI TX Per ulteriori informazioni, fare riferimento alla sezione Interfacce di origine nella Guida dell'utente HDMI Intel FPGA IP.
aux_data	Ingresso	72
aux_sop	Ingresso	1
aux_eop	Ingresso	1
aux_valid	Ingresso	1
gcp	Ingresso	6	Segnali in banda laterale core HDMI TX Per ulteriori informazioni, fare riferimento alla sezione Interfacce di origine nella Guida dell'utente HDMI Intel FPGA IP.
info_avi	Ingresso	113
info_vsi	Ingresso	62
vid_data	Ingresso	N*48	Porte video principali HDMI TX Nota: N = simboli per orologio Per ulteriori informazioni, fare riferimento alla sezione Interfacce di origine nella Guida dell'utente HDMI Intel FPGA IP.
vid_vsync	Ingresso	N
vid_hsync	Ingresso	N
vid_de	Ingresso	N

I2Segnali di rilevamento C e hot plug
nios_tx_i2c_sda_in (Edizione Intel Quartus Prime Pro) Nota: Quando accendi il Includi I2C parametro, questo segnale è posizionato nel nucleo TX e non sarà visibile a questo livello.	Produzione	1	Interfacce I2C Master Avalon mappate in memoria
nios_tx_i2c_scl_in (edizione Intel Quartus Prime Pro) Nota: Quando accendi il Includi I2C parametro, questo segnale è posizionato nel nucleo TX e non sarà visibile a questo livello.	Produzione	1
nios_tx_i2c_sda_oe (Edizione Intel Quartus Prime Pro) Nota: Quando accendi il Includi I2C parametro, questo segnale è posizionato nel nucleo TX e non sarà visibile a questo livello.	Ingresso	1
continua…

I2Segnali di rilevamento C e hot plug
nios_tx_i2c_scl_oe (Edizione Intel Quartus Prime Pro) Nota: Quando accendi il Includi I2C parametro, questo segnale è posizionato nel nucleo TX e non sarà visibile a questo livello.	Ingresso	1
nios_ti_i2c_sda_in (Edizione Intel Quartus Prime Pro)	Produzione	1
nios_ti_i2c_scl_in (Edizione Intel Quartus Prime Pro)	Produzione	1
nios_ti_i2c_sda_oe (Edizione Intel Quartus Prime Pro)	Ingresso	1
nios_ti_i2c_scl_oe (Edizione Intel Quartus Prime Pro)	Ingresso	1
hdmi_tx_i2c_sda	Dentro e fuori	1	Interfacce HDMI TX DDC e SCDC
hdmi_tx_i2c_scl	Dentro e fuori	1
hdmi_ti_i2c_sda (edizione Intel Quartus Prime Pro)	Dentro e fuori	1	Interfaccia I2C per Bitec Daughter Card Revisione 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Dentro e fuori	1
hdmi_ti_i2c_scl (edizione Intel Quartus Prime Pro)	Dentro e fuori	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Dentro e fuori	1
tx_i2c_avalon_waitrequest	Produzione	1	Interfacce Avalon mappate in memoria del master I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Ingresso	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Ingresso	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Produzione	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Edizione Standard)	Ingresso	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Ingresso	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Produzione	1
tx_ti_i2c_avalon_waitrequest (Edizione Intel Quartus Prime Standard)	Produzione	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Ingresso	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Ingresso	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Produzione	8
continua…

I2Segnali di rilevamento C e hot plug
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Edizione Standard)	Ingresso	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Ingresso	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Produzione	1
hdmi_tx_hpd_n	Ingresso	1	HDMI TX hotplug rileva le interfacce
tx_hpd_ack	Ingresso	1
tx_hpd_req	Produzione	1

Tabella 44. Segnali Arbiter del ricetrasmettitore

Segnale	Direzione	Larghezza	Descrizione
clic	Ingresso	1	Orologio di riconfigurazione. Questo orologio deve condividere lo stesso orologio con i blocchi di gestione della riconfigurazione.
reset	Ingresso	1	Segnale di ripristino. Questo ripristino deve condividere lo stesso ripristino con i blocchi di gestione della riconfigurazione.
rx_rcfg_it	Ingresso	1	Segnale di abilitazione riconfigurazione RX
tx_rcfg_it	Ingresso	1	Segnale di abilitazione riconfigurazione TX
rx_rcfg_ch	Ingresso	2	Indica quale canale riconfigurare sul core RX. Questo segnale deve rimanere sempre asserito.
tx_rcfg_ch	Ingresso	2	Indica quale canale riconfigurare sul core TX. Questo segnale deve rimanere sempre asserito.
rx_reconfig_mgmt_write	Ingresso	1	Riconfigurazione interfacce Avalon-MM dalla gestione della riconfigurazione RX
rx_reconfig_mgmt_read	Ingresso	1
indirizzo_rx_reconfig_mgmt	Ingresso	10
rx_reconfig_mgmt_writedata	Ingresso	32
rx_reconfig_mgmt_readdata	Produzione	32
rx_reconfig_mgmt_waitrequest	Produzione	1
tx_reconfig_mgmt_write	Ingresso	1	Riconfigurazione Interfacce Avalon-MM dalla gestione della riconfigurazione TX
tx_reconfig_mgmt_read	Ingresso	1
tx_reconfig_mgmt_indirizzo	Ingresso	10
tx_reconfig_mgmt_writedata	Ingresso	32
tx_reconfig_mgmt_readdata	Produzione	32
tx_reconfig_mgmt_waitrequest	Produzione	1
riconfigura_scrivi	Produzione	1	Riconfigurazione delle interfacce Avalon-MM al ricetrasmettitore
riconfigura_leggi	Produzione	1
continua…

Segnale	Direzione	Larghezza	Descrizione
indirizzo_reconfig	Produzione	10
reconfig_writedata	Produzione	32
rx_reconfig_readdata	Ingresso	32
rx_reconfig_waitrequest	Ingresso	1
tx_reconfig_readdata	Ingresso	1
tx_reconfig_waitrequest	Ingresso	1
rx_cal_busy	Ingresso	1	Segnale di stato della calibrazione dal ricetrasmettitore RX
tx_cal_busy	Ingresso	1	Segnale di stato della calibrazione dal ricetrasmettitore TX
rx_reconfig_cal_busy	Produzione	1	Segnale di stato della calibrazione al controllo di ripristino PHY del ricetrasmettitore RX
tx_reconfig_cal_busy	Produzione	1	Segnale di stato della calibrazione dal controllo di ripristino PHY del ricetrasmettitore TX

Tabella 45. Segnali di collegamento RX-TX

Segnale	Direzione	Larghezza	Descrizione
reset	Ingresso	1	Ripristina il buffer FIFO video/audio/ausiliario/bande laterali.
hdmi_tx_ls_clk	Ingresso	1	Orologio della velocità del collegamento HDMI TX
hdmi_rx_ls_clk	Ingresso	1	Orologio della velocità del collegamento HDMI RX
hdmi_tx_vid_clk	Ingresso	1	Orologio video HDMI TX
hdmi_rx_vid_clk	Ingresso	1	Orologio video HDMI RX
hdmi_rx_locked	Ingresso	3	Indica lo stato bloccato di HDMI RX
hdmi_rx_de	Ingresso	N	Interfacce video HDMI RX No dieci = simboli per orologio
hdmi_rx_hsync	Ingresso	N
hdmi_rx_vsync	Ingresso	N
hdmi_rx_data	Ingresso	N*48
formato_audio_rx	Ingresso	5	Interfacce audio HDMI RX
rx_audio_metadati	Ingresso	165
rx_audio_info_ai	Ingresso	48
rx_audio_CTS	Ingresso	20
rx_audio_N	Ingresso	20
rx_audio_de	Ingresso	1
rx_audio_data	Ingresso	256
rx_gcp	Ingresso	6	Interfacce a banda laterale HDMI RX
rx_info_avi	Ingresso	112
rx_info_vsi	Ingresso	61
continua…

Segnale	Direzione	Larghezza	Descrizione
rx_aux_eop	Ingresso	1	Interfacce ausiliarie HDMI RX
rx_aux_sop	Ingresso	1
rx_aux_valid	Ingresso	1
rx_aux_data	Ingresso	72
hdmi_tx_de	Produzione	N	Interfacce video HDMI TX No dieci = simboli per orologio
hdmi_tx_hsync	Produzione	N
hdmi_tx_vsync	Produzione	N
hdmi_tx_data	Produzione	N*48
tx_audio_format	Produzione	5	Interfacce audio HDMI TX
tx_audio_metadati	Produzione	165
tx_audio_info_ai	Produzione	48
tx_audio_CTS	Produzione	20
tx_audio_N	Produzione	20
tx_audio_de	Produzione	1
tx_audio_data	Produzione	256
tx_gcp	Produzione	6	Interfacce a banda laterale HDMI TX
tx_info_avi	Produzione	112
tx_info_vsi	Produzione	61
tx_aux_eop	Produzione	1	Interfacce ausiliarie HDMI TX
tx_aux_sop	Produzione	1
tx_aux_valid	Produzione	1
tx_aux_data	Produzione	72
tx_aux_ready	Produzione	1

Tabella 46. Segnali del sistema Platform Designer

Segnale	Direzione	Larghezza	Descrizione
cpu_clk (Intel Quartus Prime Edizione Standard)	Ingresso	1	Orologio della CPU
clock_bridge_0_in_clk_clk (edizione Intel Quartus Prime Pro)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Ingresso	1	Ripristino della CPU
reset_bridge_0_reset_reset_n (edizione Intel Quartus Prime Pro)
tmds_bit_clock_ratio_pio_external_connectio n_export	Ingresso	1	Rapporto bit clock TMDS
Measure_pio_external_connection_export	Ingresso	24	Frequenza di clock TMDS prevista
continua…

Segnale	Direzione	Larghezza	Descrizione
measure_valid_pio_external_connection_export	Ingresso	1	Indica che la misura PIO è valida
i2c_master_i2c_serial_sda_in (Edizione Intel Quartus Prime Pro)	Ingresso	1	Interfacce Master I2C
i2c_master_i2c_serial_scl_in (Edizione Intel Quartus Prime Pro)	Ingresso	1
i2c_master_i2c_serial_sda_oe (Edizione Intel Quartus Prime Pro)	Produzione	1
i2c_master_i2c_serial_scl_oe (Edizione Intel Quartus Prime Pro)	Produzione	1
i2c_master_ti_i2c_serial_sda_in (Edizione Intel Quartus Prime Pro)	Ingresso	1
i2c_master_ti_i2c_serial_scl_in (Edizione Intel Quartus Prime Pro)	Ingresso	1
i2c_master_ti_i2c_serial_sda_oe (Edizione Intel Quartus Prime Pro)	Produzione	1
i2c_master_ti_i2c_serial_scl_oe (Edizione Intel Quartus Prime Pro)	Produzione	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Edizione Intel Quartus Prime Pro)	Produzione	3	Interfacce I2C Master Avalon mappate in memoria per DDC e SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Edizione Intel Quartus Prime Pro)	Produzione	1
oc_i2c_master_av_slave_translator_avalon_anti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Ingresso	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Edizione Intel Quartus Prime Pro)	Produzione	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Edizione Intel Quartus Prime Pro)	Ingresso	1
oc_i2c_master_av_slave_translator_avalon_anti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Produzione	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Produzione	3	Interfacce mappate in memoria I2C Master Avalon per scheda figlia Bitec revisione 11, controllo T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Produzione	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Ingresso	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Produzione	32
oc_i2c_master_ti_avalon_anti_slave_waitrequest (Intel Quartus Prime Standard Edition)	Ingresso	1
oc_i2c_master_ti_avalon_anti_slave_chipselect (Intel Quartus Prime Standard Edition)	Produzione	1
continua…

Segnale	Direzione	Larghezza	Descrizione
edid_ram_access_pio_external_connection_exp ort	Produzione	1	Interfacce di accesso alla RAM EDID. Assert edid_ram_access_pio_ external_connection_ export quando si desidera scrivere o leggere dalla RAM EDID sulla parte superiore dell'RX. Connetti lo slave Avalon-MM di accesso alla RAM EDID in Platform Designer all'interfaccia RAM EDID sui moduli RX di livello superiore.
edid_ram_slave_translator_address	Produzione	8
edid_ram_slave_translator_write	Produzione	1
edid_ram_slave_translator_read	Produzione	1
edid_ram_slave_translator_readdata	Ingresso	8
edid_ram_slave_translator_writedata	Produzione	8
edid_ram_slave_translator_waitrequest	Ingresso	1
powerup_cal_done_export (edizione Intel Quartus Prime Pro)	Ingresso	1	Riconfigurazione RX PMA Interfacce Avalon mappate in memoria
rx_pma_cal_busy_export (edizione Intel Quartus Prime Pro)	Ingresso	1
rx_pma_ch_export (edizione Intel Quartus Prime Pro)	Produzione	2
rx_pma_rcfg_mgmt_address (edizione Intel Quartus Prime Pro)	Produzione	12
rx_pma_rcfg_mgmt_write (Edizione Intel Quartus Prime Pro)	Produzione	1
rx_pma_rcfg_mgmt_read (Edizione Intel Quartus Prime Pro)	Produzione	1
rx_pma_rcfg_mgmt_readdata (Edizione Intel Quartus Prime Pro)	Ingresso	32
rx_pma_rcfg_mgmt_writedata (Edizione Intel Quartus Prime Pro)	Produzione	32
rx_pma_rcfg_mgmt_waitrequest (Edizione Intel Quartus Prime Pro)	Ingresso	1
rx_pma_waitrequest_export (edizione Intel Quartus Prime Pro)	Ingresso	1
rx_rcfg_en_export (Edizione Intel Quartus Prime Pro)	Produzione	1
rx_rst_xcvr_export (edizione Intel Quartus Prime Pro)	Produzione	1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest	Ingresso	1	Riconfigurazione TX PLL Interfacce Avalon mappate in memoria
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_writedata	Produzione	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Produzione	10
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_write	Produzione	1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_read	Produzione	1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_readdata	Ingresso	32
continua…

Segnale	Direzione	Larghezza	Descrizione
tx_pll_waitrequest_pio_external_connection_export	Ingresso	1	Richiesta di attesa PLL TX
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Produzione	12	Riconfigurazione TX PMA Interfacce mappate in memoria di Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_write	Produzione	1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_read	Produzione	1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_readdata	Ingresso	32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_writedata	Produzione	32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_waitrequest	Ingresso	1
tx_pma_waitrequest_pio_external_connection_export	Ingresso	1	Richiesta di attesa TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Ingresso	1	Ricalibrazione TX PMA Occupato
tx_pma_ch_export	Produzione	2	Canali TX PMA
tx_rcfg_en_pio_external_connection_export	Produzione	1	Abilita riconfigurazione TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Produzione	32	TX IOPLL Riconfigurazione Avalon interfacce mappate in memoria
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Ingresso	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Ingresso	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Produzione	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Produzione	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Produzione	1
tx_os_pio_external_connection_export	Produzione	2	Oversampfattore di crescita: • 0: Nessun overampmolva • 1: 3× overampmolva • 2: 4× overampmolva • 3: 5× overampmolva
tx_rst_pll_pio_external_connection_export	Produzione	1	Reimposta su IOPLL e TX PLL
tx_rst_xcvr_pio_external_connection_export	Produzione	1	Reimposta su PHY nativo TX
wd_timer_resetrequest_reset	Produzione	1	Ripristino timer watchdog
color_ Depth_pio_external_connection_export	Ingresso	2	Profondità del colore
tx_hpd_ack_pio_external_connection_export	Produzione	1	Per hotplug TX rileva l'handshaking
tx_hpd_req_pio_external_connection_export	Ingresso	1

3.8. Progettare i parametri RTL
Usa i parametri HDMI TX e RX Top RTL per personalizzare il design esamplui.
La maggior parte dei parametri di progettazione sono disponibili in Design Exampscheda le dell'editor dei parametri IP HDMI Intel FPGA. Puoi ancora cambiare il design esample impostazioni
effettuata nell'editor dei parametri tramite i parametri RTL.

Tabella 47. Parametri superiore HDMI RX

Parametro	Valore	Descrizione
SUPPORTO_PROFONDO_COLORE	• 0: nessun colore intenso • 1: colore intenso	Determina se il core può codificare formati deep color.
SUPPORTO_AUSILIARIO	• 0: nessuna AUX • 1:AUSILIARIO	Determina se la codifica del canale ausiliario è inclusa.
SIMBOLI_PER_OROLOGIO	8	Supporta 8 simboli per clock per i dispositivi Intel Arria 10.
SUPPORTO_AUDIO	• 0: nessun audio • 1: audio	Determina se il core può codificare l'audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (valore predefinito)	Log in base 2 della dimensione della RAM EDID.
BITEC_DAUGHTER_CARD_REV	• 0: nessuna scheda figlia Bitec HDMI non indirizzata • 4: supporta la revisione 4 della scheda figlia Bitec HDMI • 6: mirata alla revisione 6 della scheda figlia Bitec HDMI •11: Revisione 11 della scheda figlia Bitec HDMI mirata (predefinita)	Specifica la revisione della scheda figlia Bitec HDMI utilizzata. Quando si modifica la revisione, il design potrebbe scambiare i canali del ricetrasmettitore e invertire la polarità in base ai requisiti della scheda figlia Bitec HDMI. Se si imposta il parametro BITEC_DAUGHTER_CARD_REV a 0, il design non apporta alcuna modifica ai canali del ricetrasmettitore e alla polarità.
POLARITÀ_INVERSIONE	• 0: invertire la polarità • 1: Non invertire la polarità	Impostare questo parametro su 1 per invertire il valore di ciascun bit dei dati di input. L'impostazione di questo parametro su 1 assegna 4'b1111 alla porta rx_polinv del ricetrasmettitore RX.

Tabella 48. Parametri superiori HDMI TX

Parametro	Valore	Descrizione
USE_FPLL	1	Supporta fPLL come TX PLL solo per dispositivi Intel Cyclone® 10 GX. Impostare sempre questo parametro su 1.
SUPPORTO_PROFONDO_COLORE	• 0: nessun colore intenso • 1: colore intenso	Determina se il core può codificare formati deep color.
SUPPORTO_AUSILIARIO	• 0: nessuna AUX • 1:AUSILIARIO	Determina se la codifica del canale ausiliario è inclusa.
SIMBOLI_PER_OROLOGIO	8	Supporta 8 simboli per clock per i dispositivi Intel Arria 10.
continua…

Parametro	Valore	Descrizione
SUPPORTO_AUDIO	• 0: nessun audio • 1: audio	Determina se il core può codificare l'audio.
BITEC_DAUGHTER_CARD_REV	• 0: nessuna scheda figlia Bitec HDMI non indirizzata • 4: supporta la revisione 4 della scheda figlia Bitec HDMI • 6: mirata alla revisione 6 della scheda figlia Bitec HDMI • 11: Mira alla revisione 11 della scheda figlia Bitec HDMI (predefinito)	Specifica la revisione della scheda figlia Bitec HDMI utilizzata. Quando si modifica la revisione, il design potrebbe scambiare i canali del ricetrasmettitore e invertire la polarità in base ai requisiti della scheda figlia Bitec HDMI. Se si imposta il parametro BITEC_DAUGHTER_CARD_REV a 0, il design non apporta alcuna modifica ai canali del ricetrasmettitore e alla polarità.
POLARITÀ_INVERSIONE	• 0: invertire la polarità • 1: Non invertire la polarità	Impostare questo parametro su 1 per invertire il valore di ciascun bit dei dati di input. L'impostazione di questo parametro su 1 assegna 4'b1111 alla porta tx_polinv del ricetrasmettitore TX.

3.9. Configurazione hardware
Il design HDMI Intel FPGA IP esample supporta HDMI 2.0b ed esegue una dimostrazione loopthrough per un flusso video HDMI standard.
Per eseguire il test dell'hardware, collegare un dispositivo abilitato HDMI, ad esempio una scheda grafica con interfaccia HDMI, al blocco RX PHY nativo del ricetrasmettitore e al dissipatore HDMI
ingresso.

1. Il sink HDMI decodifica la porta in un flusso video standard e lo invia al core di ripristino del clock.
2. Il core HDMI RX decodifica i dati video, ausiliari e audio da ritrasmettere in parallelo al core HDMI TX tramite DCFIFO.
3. La porta sorgente HDMI della scheda figlia FMC trasmette l'immagine a un monitor.

Nota:
Se si desidera utilizzare un'altra scheda di sviluppo Intel FPGA, è necessario modificare le assegnazioni del dispositivo e le assegnazioni dei pin. L'impostazione analogica del ricetrasmettitore è testata per il kit di sviluppo FPGA Intel Arria 10 e la scheda figlia Bitec HDMI 2.0. Puoi modificare le impostazioni per la tua scheda.

Tabella 49. Funzioni del pulsante a bordo e del LED utente

Pulsante/LED	Funzione
cpu_resetn	Premere una volta per eseguire il ripristino del sistema.
utente_pb[0]	Premere una volta per passare dal segnale HPD alla sorgente HDMI standard.
utente_pb[1]	• Tenere premuto per indicare al nucleo TX di inviare il segnale codificato DVI. • Rilasciare per inviare il segnale codificato HDMI.
utente_pb[2]	• Tenere premuto per istruire il nucleo TX a interrompere l'invio degli InfoFrame dai segnali in banda laterale. • Rilasciare per riprendere l'invio degli InfoFrame dai segnali in banda laterale.
LED_UTENTE[0]	Stato blocco RX HDMI PLL. • 0 = Sbloccato • 1 = Bloccato
LED_UTENTE[1]	Stato del ricetrasmettitore RX pronto.
continua…

Pulsante/LED	Funzione
	• 0 = Non pronto • 1 = Pronto
LED_UTENTE[2]	Stato di blocco del nucleo RX HDMI. • 0 = Almeno 1 canale sbloccato • 1 = tutti e 3 i canali bloccati
LED_UTENTE[3]	RX overampstato di ling. • 0 = Non overampled (velocità dati > 1,000 Mbps nel dispositivo Intel Arria 10) • 1 = Overampled (velocità dati < 100 Mbps nel dispositivo Intel Arria 10)
LED_UTENTE[4]	Stato blocco TX HDMI PLL. • 0 = Sbloccato • 1 = Bloccato
LED_UTENTE[5]	Stato pronto del ricetrasmettitore TX. • 0 = Non pronto • 1 = Pronto
LED_UTENTE[6]	Stato blocco PLL ricetrasmettitore TX. • 0 = Sbloccato • 1 = Bloccato
LED_UTENTE[7]	TX overampstato di ling. • 0 = Non overampled (velocità dati > 1,000 Mbps nel dispositivo Intel Arria 10) • 1 = Overampled (velocità dati < 1,000 Mbps nel dispositivo Intel Arria 10)

3.10. Banco di prova di simulazione
Il testbench di simulazione simula il loopback seriale HDMI TX al core RX.
Nota:
Questo testbench di simulazione non è supportato per i progetti con il parametro Includi I2C abilitato.

3. Design HDMI 2.0 Esample (Supporto FRL = 0)
Italiano: 683156 | 2022.12.27
Figura 28. Diagramma a blocchi HDMI Intel FPGA IP Simulation Testbench

Tabella 50. Componenti del banco di prova

Componente	Descrizione
VideoTPG	Il video test pattern generator (TPG) fornisce lo stimolo video.
Audio sample Gen	L'audio sampil generatore fornisce audio samplo stimolo. Il generatore genera un modello di dati di prova incrementale da trasmettere attraverso il canale audio.
Ausiliare Sample Gen	L'ausiliario sample generator fornisce gli ausiliariamplo stimolo. Il generatore genera un dato fisso da trasmettere dal trasmettitore.
Controllo CRC	Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore TX corrisponde alla velocità dati desiderata.
Controllo dei dati audio	Il controllo dei dati audio confronta se il modello di dati di test incrementale viene ricevuto e decodificato correttamente.
Controllo dati ausiliari	Il controllo dei dati ausiliari confronta se i dati ausiliari previsti vengono ricevuti e decodificati correttamente sul lato del ricevitore.

Il testbench di simulazione HDMI esegue i seguenti test di verifica:

Funzione HDMI	Verifica
Dati video	• Il testbench implementa il controllo CRC sul video in ingresso e in uscita. • Confronta il valore CRC dei dati trasmessi rispetto al CRC calcolato nei dati video ricevuti. • Il banco di prova esegue quindi il controllo dopo aver rilevato 4 segnali V-SYNC stabili dal ricevitore.
Dati ausiliari	• L'ausiliarioampil generatore genera un dato fisso da trasmettere dal trasmettitore. • Sul lato del ricevitore, il generatore confronta se i dati ausiliari previsti sono ricevuti e decodificati correttamente.
Dati audio	• L'audio sampil generatore di file genera un modello di dati di test incrementali da trasmettere attraverso il canale audio. • Sul lato del ricevitore, il controllo dei dati audio verifica e confronta se il modello di dati del test incrementale viene ricevuto e decodificato correttamente.

Una simulazione riuscita termina con il seguente messaggio:
# SIMBOLI_PER_OROLOGIO = 2
#VIC = 4
#TAR_FRL = 0
#BPP = 0
# FREQUENZA_AUDIO (kHz) = 48
# CANALE_AUDIO = 8
# Passaggio di simulazione

Tabella 51. HDMI Intel FPGA IP Design Example Simulatori supportati

Simulatore	Verilog HDL	Il VHDL
ModelSim – Edizione Intel FPGA/ ModelSim – Edizione Intel FPGA Starter	SÌ	SÌ
VCS/VCSMX	SÌ	SÌ
Riviera-PRO	SÌ	SÌ
Xcelio parallelo	SÌ	NO

3.11. Aggiorna il tuo design
Tabella 52. Design HDMI Esample Compatibilità con la precedente versione del software Intel Quartus Prime Pro Edition

Design esample Variante	Possibilità di aggiornamento a Intel Quartus Prime Pro Edition 20.3
Design HDMI 2.0 esample (Supporto FRL = 0)	NO

Per qualsiasi design non compatibile esamples, devi fare quanto segue:

1. Genera un nuovo design esample nell'attuale versione del software Intel Quartus Prime Pro Edition utilizzando le stesse configurazioni del progetto esistente.
2. Confronta l'intero design esample directory con il design example generato utilizzando la precedente versione del software Intel Quartus Prime Pro Edition. Trasferisci le modifiche trovate.

Design HDCP su HDMI 2.0/2.1 esample

Il design dell'hardware HDCP su HDMI esample ti aiuta a valutare la funzionalità della funzione HDCP e ti consente di utilizzare la funzione nei tuoi progetti Intel Arria 10.
Nota:
La funzione HDCP non è inclusa nel software Intel Quartus Prime Pro Edition. Per accedere alla funzione HDCP, contattare Intel all'indirizzo https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Protezione dei contenuti digitali a larghezza di banda elevata (HDCP)
HDCP (High-bandwidth Digital Content Protection) è una forma di protezione dei diritti digitali per creare una connessione sicura tra la sorgente e il display.
Intel ha creato la tecnologia originale, concessa in licenza dal gruppo Digital Content Protection LLC. HDCP è un metodo di protezione dalla copia in cui il flusso audio/video viene crittografato tra il trasmettitore e il ricevitore, proteggendolo dalla copia illegale.
Le funzionalità HDCP aderiscono alla specifica HDCP versione 1.4 e alla specifica HDCP versione 2.3.
Gli IP HDCP 1.4 e HDCP 2.3 eseguono tutti i calcoli all'interno della logica di base dell'hardware senza che i valori riservati (come la chiave privata e la chiave di sessione) siano accessibili dall'esterno dell'IP crittografato.

Tabella 53. Funzioni IP HDCP

IP HDCP	Funzioni
IP HDCP 1.4	• Scambio di autenticazione — Calcolo della chiave maestra (Km) — Generazione di An casuale — Calcolo della chiave di sessione (Ks), M0 e R0. • Autenticazione con ripetitore — Calcolo e verifica di V e V' • Verifica dell'integrità del collegamento — Calcolo della chiave del fotogramma (Ki), Mi e Ri.
continua…

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

ISO
9001:2015
Registrato

IP HDCP	Funzioni
	• Tutte le modalità di cifratura incluse hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher e hdcpRngCipher • Segnalazione dello stato della crittografia originale (DVI) e segnalazione dello stato della crittografia migliorata (HDMI) • Vero generatore di numeri casuali (TRNG) — Implementazione completamente digitale basata su hardware e generatore di numeri casuali non deterministici
IP HDCP 2.3	• Generazione di Master Key (km), Session Key (ks) e nonce (rn, riv). — Conforme alla generazione di numeri casuali NIST.SP800-90A • Autenticazione e scambio di chiavi — Generazione di numeri casuali per rtx e rrx conformi a NIST.SP800-90A generazione di numeri casuali — Verifica della firma del certificato del destinatario (certrx) utilizzando la chiave pubblica DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — Crittografia e decrittografia RSAES-OAEP (PKCS#1 v2.1) della chiave principale (km) — Derivazione di kd (dkey0, dkey1) utilizzando la modalità AES-CTR — Calcolo e verifica di H e H' — Calcolo di Ekh(km) e km (accoppiamento) • Autenticazione con ripetitore — Calcolo e verifica di V e V' — Calcolo e verifica di M e M' • Rinnovabilità del sistema (SRM) — Verifica della firma SRM tramite kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Scambio di chiavi di sessione • Generazione e calcolo di Edkey(ks) e riv. • Derivazione di dkey2 utilizzando la modalità AES-CTR • Controllo località — Calcolo e verifica di L e L' — Generazione di nonce (rn) • Gestione del flusso di dati — Generazione di stream di chiavi basata sulla modalità AES-CTR • Algoritmi crittografici asimmetrici — RSA con lunghezza del modulo di 1024 (kpubrx) e 3072 (kpubdcp) bit — RSA-CRT (Chinese Remainder Theorem) con lunghezza del modulo di 512 (kprivrx) bit e lunghezza dell'esponente di 512 (kprivrx) bit • Funzione crittografica di basso livello — Algoritmi crittografici simmetrici • Modalità AES-CTR con una lunghezza della chiave di 128 bit — Algoritmi hash, MGF e HMAC • SHA256 • HMAC-SHA256 •MGF1-SHA256 — Vero generatore di numeri casuali (TRNG) • Conforme a NIST.SP800-90A • Implementazione completamente digitale basata su hardware e generatore di numeri casuali non deterministici

4.1.1. Design HDCP su HDMI esampl'Architettura
La funzione HDCP protegge i dati mentre i dati vengono trasmessi tra dispositivi collegati tramite HDMI o altre interfacce digitali protette HDCP.
I sistemi protetti HDCP includono tre tipi di dispositivi:

4. Design HDCP su HDMI 2.0/2.1 esample
Italiano: 683156 | 2022.12.27
• Sorgenti (TX)
• Lavelli (RX)
• Ripetitori
Questo disegno esample dimostra il sistema HDCP in un dispositivo ripetitore in cui accetta dati, decrittografa, quindi crittografa nuovamente i dati e infine ritrasmette i dati. I ripetitori hanno sia ingressi che uscite HDMI. Crea un'istanza dei buffer FIFO per eseguire un pass-through diretto del flusso video HDMI tra il sink e la sorgente HDMI. Può eseguire alcune elaborazioni del segnale, come la conversione di video in un formato a risoluzione più elevata sostituendo i buffer FIFO con i core IP della suite di elaborazione video e immagini (VIP).

Figura 29. Progettazione HDCP su HDMI Esamplo schema a blocchi

Le seguenti descrizioni sull'architettura del progetto example corrispondono al design HDCP su HDMI esampschema a blocchi. Quando SUPPORT FRL = 1 o
SUPPORTO GESTIONE CHIAVE HDCP = 1, il design esampla gerarchia è leggermente diversa dalla Figura 29 a pagina 95, ma le funzioni HDCP sottostanti rimangono le
Stesso.

1. HDCP1x e HDCP2x sono IP disponibili tramite l'editor di parametri IP HDMI Intel FPGA. Quando si configura l'IP HDMI nell'editor dei parametri, è possibile abilitare e includere HDCP1x o HDCP2x o entrambi gli IP come parte del sottosistema. Con entrambi gli IP HDCP abilitati, l'IP HDMI si configura nella topologia a cascata in cui gli IP HDCP2x e HDCP1x sono collegati back-to-back.
   • L'interfaccia di uscita HDCP di HDMI TX invia dati audio video non crittografati.
   • I dati non crittografati vengono crittografati dal blocco HDCP attivo e rispediti all'HDMI TX tramite l'interfaccia HDCP Ingress per la trasmissione sul collegamento.
   • Il sottosistema CPU come controller master di autenticazione garantisce che solo uno degli IP HDCP TX sia attivo in un dato momento e l'altro sia passivo.
   • Allo stesso modo, l'HDCP RX decodifica anche i dati ricevuti sul collegamento da un HDCP TX esterno.
2. È necessario programmare gli IP HDCP con le chiavi di produzione rilasciate dalla protezione del contenuto digitale (DCP). Carica le seguenti chiavi:
   Tabella 54. Chiavi di produzione emesse da DCP
   

   Certificazione HDCP	TX / RX	Chiavi
   HDCP2x	TX	16 byte: costante globale (lc128)
   	RX	• 16 byte (come TX): Global Constant (lc128) • 320 byte: chiave privata RSA (kprivrx) • 522 byte: certificato a chiave pubblica RSA (certrx)
   HDCP1x	TX	• 5 byte: TX Key Selection Vector (Aksv) • 280 byte: TX Private Device Keys (Akeys)
   	RX	• 5 byte: RX Key Selection Vector (Bksv) • 280 byte: RX Private Device Keys (Bkeys)

   Il disegno esample implementa le memorie chiave come una semplice RAM sincrona dual-port e dual-clock. Per chiavi di dimensioni ridotte come HDCP2x TX, l'IP implementa la memoria della chiave utilizzando registri in logica regolare.
   Nota: Intel non fornisce le chiavi di produzione HDCP con il design example o Intel FPGA IP in qualsiasi circostanza. Per utilizzare gli IP HDCP o il design exampPer esempio, devi diventare un adottante HDCP e acquisire le chiavi di produzione direttamente da Digital Content Protection LLC (DCP).
   Per eseguire il design esample, puoi modificare la memoria della chiave files in fase di compilazione per includere le chiavi di produzione o implementare blocchi logici per leggere in modo sicuro le chiavi di produzione da un dispositivo di archiviazione esterno e scriverle nelle memorie delle chiavi in ​​fase di esecuzione.

3. È possibile sincronizzare le funzioni crittografiche implementate nell'IP HDCP2x con qualsiasi frequenza fino a 200 MHz. La frequenza di questo orologio determina quanto velocemente il
   L'autenticazione HDCP2x funziona. Puoi scegliere di condividere il clock da 100 MHz utilizzato per il processore Nios II, ma la latenza di autenticazione verrebbe raddoppiata rispetto all'utilizzo di un clock da 200 MHz.
4. I valori che devono essere scambiati tra HDCP TX e HDCP RX vengono comunicati tramite l'interfaccia HDMI DDC (interfaccia seriale I2 C) dell'HDCP-
   interfaccia protetta. L'HDCP RX deve presentare un dispositivo logico sul bus I2C per ogni collegamento che supporta. Lo slave I2C è duplicato per la porta HDCP con indirizzo dispositivo 0x74. Guida la porta di registro HDCP (Avalon-MM) degli IP RX HDCP2x e HDCP1x.
5. L'HDMI TX utilizza l'IC master per leggere l'EDID dall'RX e trasferire i dati SCDC necessari per il funzionamento dell'HDMI 2.0 all'RX. Lo stesso master I2C gestito dal processore Nios II viene utilizzato anche per trasferire i messaggi HDCP tra TX e RX. Il master I2C è integrato nel sottosistema CPU.
6. Il processore Nios II funge da master nel protocollo di autenticazione e guida i registri di controllo e di stato (Avalon-MM) sia dell'HDCP2x che dell'HDCP1x TX
   IP. I driver software implementano la macchina a stati del protocollo di autenticazione, inclusa la verifica della firma del certificato, lo scambio della chiave master, il controllo della località, lo scambio della chiave di sessione, l'associazione, il controllo dell'integrità del collegamento (HDCP1x) e l'autenticazione con i ripetitori, come la propagazione delle informazioni sulla topologia e la propagazione delle informazioni sulla gestione del flusso. I driver software non implementano nessuna delle funzioni crittografiche richieste dal protocollo di autenticazione. Invece, l'hardware IP HDCP implementa tutte le funzioni crittografiche garantendo che non sia possibile accedere a valori riservati.
   7. In una vera dimostrazione di ripetitore in cui è richiesta la propagazione delle informazioni sulla topologia a monte, il processore Nios II guida la porta di messaggio del ripetitore (Avalon-MM) di entrambi gli IP RX HDCP2x e HDCP1x. Il processore Nios II azzera il bit RX REPEATER a 0 quando rileva che il downstream connesso non è compatibile con HDCP o quando non è connesso alcun downstream. Senza connessione downstream, il sistema RX è ora un ricevitore end-point, piuttosto che un ripetitore. Al contrario, il processore Nios II imposta il bit RX REPEATER su 1 quando rileva che il downstream è compatibile con HDCP.

4.2. Flusso del software del processore Nios II
Il diagramma di flusso del software Nios II include i controlli di autenticazione HDCP sull'applicazione HDMI.
Figura 30. Diagramma di flusso del software del processore Nios II

1. Il software Nios II inizializza e ripristina il PLL TX HDMI, il PHY del ricetrasmettitore TX, il master I2C e il retimer TI esterno.
2. Il software Nios II esegue il polling del segnale valido per il rilevamento periodico della velocità dal circuito di rilevamento della velocità RX per determinare se la risoluzione video è cambiata e se è necessaria la riconfigurazione TX. Il software esegue anche il polling del segnale di rilevamento hot plug TX per determinare se si è verificato un evento hot plug TX.
3. Quando viene ricevuto un segnale valido dal circuito di rilevamento della velocità RX, il software Nios II legge i valori di SCDC e profondità di clock dall'HDMI RX e recupera la banda di frequenza di clock in base alla velocità rilevata per determinare se sono necessarie la riconfigurazione HDMI TX PLL e PHY del ricetrasmettitore. Se è necessaria la riconfigurazione TX, il software Nios II ordina al master I2C di inviare il valore SCDC all'RX esterno. Quindi ordina di riconfigurare il ricetrasmettitore HDMI TX PLL e TX
   PHY, seguito dalla ricalibrazione del dispositivo e dalla sequenza di ripristino. Se la velocità non cambia, non è necessaria né la riconfigurazione TX né la riautenticazione HDCP.
4. Quando si verifica un evento hot-plug TX, il software Nios II ordina al master I2C di inviare il valore SCDC all'RX esterno, quindi legge l'EDID dall'RX
   e aggiornare la RAM EDID interna. Il software quindi propaga le informazioni EDID all'upstream.
5. Il software Nios II avvia l'attività HDCP ordinando al master I2C di leggere l'offset 0x50 dall'RX esterno per rilevare se il downstream è compatibile con HDCP, oppure
   Altrimenti:
   • Se il valore HDCP2Version restituito è 1, il downstream è HDCP2xcapable.
   • Se il valore restituito dell'intera lettura 0x50 è 0, il downstream è compatibile con HDCP1x.
   • Se il valore restituito dell'intera lettura 0x50 è 1, il downstream non è compatibile con HDCP o è inattivo.
   • Se il downstream in precedenza non è compatibile con HDCP o è inattivo ma è attualmente compatibile con HDCP, il software imposta il bit REPEATER del ripetitore upstream (RX) su 1 per indicare che l'RX è ora un ripetitore.
   • Se il downstream era in precedenza compatibile con HDCP ma attualmente non è compatibile con HDCP o è inattivo, il software imposta il bit REPEATER su 0 per indicare che l'RX è ora un ricevitore endpoint.
6. Il software avvia il protocollo di autenticazione HDCP2x che include la verifica della firma del certificato RX, lo scambio della chiave master, il controllo della località, lo scambio della chiave di sessione, l'associazione, l'autenticazione con ripetitori come la propagazione delle informazioni sulla topologia.
7. Quando è in stato autenticato, il software Nios II ordina al master I2C di interrogare il registro RxStatus dall'RX esterno e, se il software rileva che il bit REAUTH_REQ è impostato, avvia la riautenticazione e disabilita la crittografia TX.
8. Quando il downstream è un ripetitore e il bit READY del registro RxStatus è impostato su 1, questo di solito indica che la topologia downstream è cambiata. Quindi, il software Nios II ordina al master I2C di leggere ReceiverID_List dal downstream e verificare l'elenco. Se l'elenco è valido e non viene rilevato alcun errore di topologia, il software passa al modulo Content Stream Management. In caso contrario, avvia la riautenticazione e disabilita la crittografia TX.
9. Il software Nios II prepara i valori ReceiverID_List e RxInfo e quindi scrive sulla porta Avalon-MM Repeater Message del ripetitore a monte (RX). L'RX quindi propaga l'elenco al TX esterno (a monte).
10. A questo punto l'autenticazione è completa. Il software abilita la crittografia TX.
11. Il software avvia il protocollo di autenticazione HDCP1x che include lo scambio di chiavi e l'autenticazione con i ripetitori.
12. Il software Nios II esegue il controllo dell'integrità del collegamento leggendo e confrontando rispettivamente Ri' e Ri dall'RX esterno (downstream) e HDCP1x TX. Se i valori
    non corrispondono, ciò indica una perdita di sincronizzazione e il software avvia la riautenticazione e disabilita la crittografia TX.
13. Se il downstream è un ripetitore e il bit READY del registro Bcaps è impostato su 1, questo di solito indica che la topologia downstream è cambiata. Quindi, il software Nios II ordina al master I2C di leggere il valore dell'elenco KSV dal downstream e di verificare l'elenco. Se l'elenco è valido e non viene rilevato alcun errore di topologia, il software prepara l'elenco KSV e il valore Bstatus e scrive sulla porta Avalon-MM Repeater Message del ripetitore a monte (RX). L'RX quindi propaga l'elenco al TX esterno (a monte). In caso contrario, avvia la riautenticazione e disabilita la crittografia TX.

4.3. Progettazione dettagliata
Configurazione ed esecuzione dell'HDCP su progettazione HDMI esample consiste di cinque stages.

1. Installa l'hardware.
2. Genera il disegno.
3. Modifica la memoria della chiave HDCP files per includere le chiavi di produzione HDCP.
   UN. Memorizza le chiavi di produzione HDCP semplici nell'FPGA (Supporta la gestione delle chiavi HDCP = 0)
   B. Memorizza le chiavi di produzione HDCP crittografate nella memoria flash esterna o EEPROM (supporta la gestione delle chiavi HDCP = 1)
4. Compila il disegno.
5. View i risultati.

4.3.1. Installa l'hardware
Il primo stagLa dimostrazione consiste nell'impostare l'hardware.
Quando SUPPORT FRL = 0, attenersi alla seguente procedura per configurare l'hardware per la dimostrazione:

1. Collegare la scheda figlia Bitec HDMI 2.0 FMC (revisione 11) al kit di sviluppo Arria 10 GX alla porta FMC B.
2. Collega il kit di sviluppo Arria 10 GX al tuo PC utilizzando un cavo USB.
3. Collegare un cavo HDMI dal connettore HDMI RX sulla scheda figlia Bitec HDMI 2.0 FMC a un dispositivo HDMI abilitato HDCP, come una scheda grafica con uscita HDMI.
4. Collegare un altro cavo HDMI dal connettore HDMI TX sulla scheda figlia Bitec HDMI 2.0 FMC a un dispositivo HDMI abilitato HDCP, come un televisore con ingresso HDMI.

Quando SUPPORT FRL = 1, attenersi alla seguente procedura per configurare l'hardware per il dimostrazione:

1. Collegare la scheda figlia Bitec HDMI 2.1 FMC (revisione 9) al kit di sviluppo Arria 10 GX alla porta FMC B.
2. Collega il kit di sviluppo Arria 10 GX al tuo PC utilizzando un cavo USB.
3. Collegare un cavo HDMI 2.1 Categoria 3 dal connettore HDMI RX sulla scheda figlia Bitec HDMI 2.1 FMC a una sorgente HDMI 2.1 abilitata per HDCP, come Quantum Data 980 48G Generator.
4. Collegare un altro cavo HDMI 2.1 Categoria 3 dal connettore HDMI TX sulla scheda figlia Bitec HDMI 2.1 FMC a un dissipatore HDMI 2.1 abilitato per HDCP, come
   Analizzatore Quantum Data 980 48G.

4.3.2. Genera il disegno
Dopo aver configurato l'hardware, è necessario generare il progetto.
Prima di iniziare, assicurati di installare la funzione HDCP nel software Intel Quartus Prime Pro Edition.

1. Fare clic su Strumenti ➤ Catalogo IP e selezionare Intel Arria 10 come famiglia di dispositivi di destinazione.
   Nota: Il design HDCP esample supporta solo dispositivi Intel Arria 10 e Intel Stratix® 10.
2. Nel catalogo IP, individuare e fare doppio clic su HDMI Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
3. Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file di nome .qsys o .ip.
4. Fare clic su OK. Viene visualizzato l'editor dei parametri.
5. Nella scheda IP, configurare i parametri desiderati sia per TX che per RX.
6. Attivare il parametro Support HDCP 1.4 o Support HDCP 2.3 per generare il progetto HDCP esamplui.
7. Attivare il parametro Support HDCP Key Management se si desidera archiviare la chiave di produzione HDCP in un formato crittografato nella memoria flash esterna o EEPROM. In caso contrario, disattivare il parametro Support HDCP Key Management per archiviare la chiave di produzione HDCP in formato semplice nell'FPGA.
8. Sul design esampscheda le, selezionare Arria 10 HDMI RX-TX Retransmit.
9. Selezionare Synthesis per generare il progetto hardware esamplui.
10. Per Genera File Formatta, seleziona Verilog o VHDL.
11. Per Target Development Kit, selezionare Arria 10 GX FPGA Development Kit. Se selezioni il kit di sviluppo, il dispositivo di destinazione (selezionato nel passaggio 4) cambia per corrispondere al dispositivo nel kit di sviluppo. Per il kit di sviluppo FPGA Arria 10 GX, il dispositivo predefinito è 10AX115S2F45I1SG.
12. Fare clic su Genera esample Design per generare il progetto filese la programmazione del software Executable and Linking Format (ELF). file.

4.3.3. Includi chiavi di produzione HDCP
4.3.3.1. Memorizza chiavi di produzione HDCP semplici nell'FPGA (Support HDCP Key Gestione = 0)
Dopo aver generato il progetto, modificare la memoria della chiave HDCP files per includere le chiavi di produzione.
Per includere le chiavi di produzione, attenersi alla seguente procedura.

1. Individuare la seguente memoria chiave files nel /rtl/hdcp/ directory:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Apri hdcp2x_rx_kmem.v file e individuare la chiave fax predefinita R1 per il certificato pubblico del destinatario e la chiave privata RX e la costante globale come mostrato nell'exampqui sotto.
   Figura 31. Wire Array della chiave facsimile R1 per il certificato pubblico del destinatario
   Figura 32. Wire Array della chiave fax R1 per la chiave privata RX e la costante globale
   
3. Individua il segnaposto per le chiavi di produzione e sostituiscilo con le tue chiavi di produzione nella rispettiva matrice di cavi in ​​formato big endian.
   Figura 33. Wire Array di chiavi di produzione HDCP (segnaposto)
   
4. Ripetere il passaggio 3 per tutte le altre memorie chiave fileS. Quando hai finito di inserire le tue chiavi di produzione in tutta la memoria delle chiavi files, assicurarsi che il parametro USE_FACSIMILE sia impostato su 0 nel progetto examplivello superiore file (a10_hdmi2_demo.v)

4.3.3.1.1. Mappatura della chiave HDCP dalla chiave DCP Files
Le sezioni seguenti descrivono la mappatura delle chiavi di produzione HDCP archiviate nella chiave DCP files nell'array di cavi dell'HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v e hdcp1x_rx_kmem.v files
Per hdcp1x_tx_kmem.v e hdcp1x_rx_kmem.v files

• Questi due filecondividono lo stesso formato.
• Per identificare la chiave HDCP1 TX DCP corretta file per hdcp1x_tx_kmem.v, assicurati che i primi 4 byte del file file sono “0x01, 0x00, 0x00, 0x00”.
• Per identificare la chiave HDCP1 RX DCP corretta file per hdcp1x_rx_kmem.v, assicurati che i primi 4 byte del file file sono “0x02, 0x00, 0x00, 0x00”.
• Le chiavi nella chiave DCP files sono in formato little-endian. Da usare in kmem files, devi convertirli in big-endian.

Figura 34. Mappatura dei byte dalla chiave HDCP1 TX DCP file in hdcp1x_tx_kmem.v

Nota:
Il numero di byte viene visualizzato nel seguente formato:

• Dimensione chiave in byte * numero chiave + numero byte nella riga corrente + offset costante + dimensione riga in byte * numero riga.
• 308*n indica che ogni set di chiavi ha 308 byte.
• 7*y indica che ogni riga ha 7 byte.

Figura 35. Chiave HDCP1 TX DCP file riempiendosi di valori spazzatura

Figura 36. Wire Array di hdcp1x_tx_kmem.v
Example di hdcp1x_tx_kmem.v e come i suoi wire array si associano all'example della chiave HDCP1 TX DCP file nella Figura 35 a pagina 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Per hdcp2x_rx_kmem.v file

• Per identificare la chiave HDCP2 RX DCP corretta file per hdcp2x_rx_kmem.v, assicurati che i primi 4 byte del file file sono “0x00, 0x00, 0x00, 0x02”.
• Le chiavi nella chiave DCP files sono in formato little-endian.

Figura 37. Mappatura dei byte dalla chiave HDCP2 RX DCP file in hdcp2x_rx_kmem.v
La figura seguente mostra l'esatta mappatura dei byte dalla chiave HDCP2 RX DCP file in hdcp2x_rx_kmem.v.

Nota:
Il numero di byte viene visualizzato nel seguente formato:

• Dimensione chiave in byte * numero chiave + numero byte nella riga corrente + offset costante + dimensione riga in byte * numero riga.
• 862*n indica che ogni set di chiavi ha 862 byte.
• 16*y indica che ogni riga ha 16 byte. C'è un'eccezione in cert_rx_prod dove ROW 32 ha solo 10 byte.

Figura 38. Chiave HDCP2 RX DCP file riempiendosi di valori spazzatura

Figura 39. Wire Array di hdcp2x_rx_kmem.v
Questa figura mostra i wire array per hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod e lc128_prod) mappati all'example della chiave HDCP2 RX DCP file in
Figura 38 a pagina 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Per hdcp2x_tx_kmem.v file:

• Per identificare la chiave HDCP2 TX DCP corretta file per hdcp2x_tx_kmem.v, assicurati che i primi 4 byte del file file sono “0x00, 0x00, 0x00, 0x01”.
• Le chiavi nella chiave DCP files sono in formato little-endian.
• In alternativa, puoi applicare lc128_prod da hdcp2x_rx_kmem.v direttamente in hdcp2x_tx_kmem.v. Le chiavi condividono gli stessi valori.

Figura 40. Array di fili di hdcp2x_tx_kmem.v
Questa figura mostra l'esatta mappatura dei byte dalla chiave HDCP2 TX DCP file in hdcp2x_tx_kmem.v.

4.3.3.2. Memorizza le chiavi di produzione HDCP crittografate nella memoria flash esterna o EEPROM (Supporta la gestione delle chiavi HDCP = 1)
Figura 41. Livello alto superatoview della gestione delle chiavi HDCP

Quando il parametro Support HDCP Key Management è attivato, si mantiene il controllo della crittografia della chiave di produzione HDCP utilizzando l'utilità software di crittografia della chiave (KEYENC) e il design del programmatore di chiavi fornito da Intel. Devi fornire le chiavi di produzione HDCP e una chiave di protezione HDCP a 128 bit. La chiave di protezione HDCP
crittografa la chiave di produzione HDCP e memorizza la chiave nella memoria flash esterna (ad esample, EEPROM) sulla scheda figlia HDMI.
Attivare il parametro Support HDCP Key Management e la funzione di decrittografia della chiave (KEYDEC) diventa disponibile nei core IP HDCP. La stessa protezione HDCP
key deve essere utilizzata in KEYDEC per recuperare le chiavi di produzione HDCP in fase di esecuzione per l'elaborazione dei motori. KEYENC e KEYDEC supportano Atmel AT24CS32 EEPROM seriale a 32 Kbit, Atmel AT24C16A EEPROM seriale a 16 Kbit e dispositivi EEPROM I2C compatibili con dimensioni rom di almeno 16 Kbit.

Nota:

1. Per la scheda figlia HDMI 2.0 FMC revisione 11, assicurarsi che la EEPROM sulla scheda figlia sia Atmel AT24CS32. Esistono due diverse dimensioni di EEPROM utilizzate sulla scheda figlia Bitec HDMI 2.0 FMC revisione 11.
2. Se in precedenza hai utilizzato KEYENC per crittografare le chiavi di produzione HDCP e hai attivato Support HDCP Key Management nella versione 21.2 o precedente, devi crittografare nuovamente le chiavi di produzione HDCP utilizzando l'utilità software KEYENC e rigenerare gli IP HDCP dalla versione 21.3
   in poi.

4.3.3.2.1. Intel KEYENC
KEYENC è un'utilità software della riga di comando che Intel utilizza per crittografare le chiavi di produzione HDCP con una chiave di protezione HDCP a 128 bit fornita dall'utente. KEYENC emette chiavi di produzione HDCP crittografate in formato esadecimale, bin o intestazione file formato. KEYENC genera anche mif file contenente la chiave di protezione HDCP a 128 bit fornita. KEYDEC
richiede il mif file.

Requisiti di sistema:

1. Macchina x86 a 64 bit con sistema operativo Windows 10
2. Pacchetto ridistribuibile di Visual C++ per Visual Studio 2019 (x64)

Nota:
È necessario installare Microsoft Visual C++ per VS 2019. È possibile verificare se Visual C++ redistributable è installato da Windows ➤ Pannello di controllo ➤ Programmi e funzionalità. Se Microsoft Visual C++ è installato, puoi vedere Visual C++ xxxx
Ridistribuibile (x64). Altrimenti, puoi scaricare e installare Visual C++
Ridistribuibile da Microsoft webluogo. Fare riferimento alle informazioni correlate per il collegamento per il download.

Tabella 55. Opzioni della riga di comando KEYENC

Opzioni della riga di comando	Argomento/Descrizione
-k	<HDCP protection key file> Testo file contenente solo la chiave di protezione HDCP a 128 bit in esadecimale. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Chiavi di produzione del trasmettitore HDCP 1.4 file da DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Chiavi di produzione del ricevitore HDCP 1.4 file da DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Chiavi di produzione del trasmettitore HDCP 2.3 file da DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Chiavi di produzione del ricevitore HDCP 2.3 file da DCP (.bin file)
-hdcp1txkeys	Specifica l'intervallo di tasti per l'input selezionato (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm dove n = inizio tasto (1 o >1) m = fine tasto (n o >n) Esampon: Seleziona da 1 a 1000 chiavi da ogni HDCP 1.4 TX, HDCP 1.4 RX e HCDP 2.3 Chiavi di produzione RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
continua…

Opzioni della riga di comando	Argomento/Descrizione
	Nota: 1. Se non si utilizzano chiavi di produzione HDCP file, non sarà necessario l'intervallo di chiavi HDCP. Se non si utilizza l'argomento nella riga di comando, l'intervallo di chiavi predefinito è 0. 2. È inoltre possibile selezionare un indice diverso delle chiavi per le chiavi di produzione HDCP file. Tuttavia, il numero di chiavi deve corrispondere alle opzioni selezionate. Example: seleziona 100 tasti diversi Selezionare le prime 100 chiavi dalle chiavi di produzione HDCP 1.4 TX file “-hdcp1txtasti 1-100” Selezionare le chiavi da 300 a 400 per le chiavi di produzione HDCP 1.4 RX file “-hdcp1rxkeys 300-400” Selezionare le chiavi da 600 a 700 per le chiavi di produzione HDCP 2.3 RX file “-hdcp2rxkeys 600-700”
-o	Produzione file formato . L'impostazione predefinita è esadecimale file. Genera chiavi di produzione HDCP crittografate in formato binario file formato: -o bin Genera chiavi di produzione HDCP crittografate in formato esadecimale file formato: -o hex Genera chiavi di produzione HDCP crittografate nell'intestazione file formato: -oh
–controllo-chiavi	Stampa il numero di chiavi disponibili in ingresso fileS. Exampon:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-chiavi
	Nota: usa il parametro –check-keys alla fine della riga di comando come menzionato sopra esamplui.
-versione	Stampa il numero di versione di KEYENC

È possibile scegliere in modo selettivo le chiavi di produzione HDCP 1.4 e/o HDCP 2.3 da crittografare. Per esample, per utilizzare solo le chiavi di produzione RX HDCP 2.3 da crittografare, utilizzare solo -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys nei parametri della riga di comando.
Tabella 56. Linee guida per i messaggi di errore comuni KEYENC

Messaggio di errore	Linea guida
ERRORE: chiave di protezione HDCP file mancante	Parametro della riga di comando mancante -k file>
ERRORE: la chiave deve essere di 32 cifre esadecimali (es. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Chiave di protezione HDCP file deve contenere solo la chiave di protezione HDCP di 32 cifre esadecimali.
ERRORE: specificare l'intervallo di chiavi	L'intervallo di chiavi non è specificato per le chiavi di produzione HDCP di input specificate file.
ERRORE: intervallo di chiavi non valido	L'intervallo di chiavi specificato per -hdcp1txkeys o -hdcp1rxkeys o -hdcp2rxkeys non è corretto.
ERRORE: impossibile creareFilenome>	Verificare che l'autorizzazione della cartella da keyenc.exe sia in esecuzione.
ERRORE: l'input di -hdcp1txkeys non è valido	Il formato dell'intervallo di chiavi di input per le chiavi di produzione HDCP 1.4 TX non è valido. Il formato corretto è "-hdcp1txkeys nm" dove n >= 1, m >= n
ERRORE: l'input di -hdcp1rxkeys non è valido	Il formato dell'intervallo di chiavi di input per le chiavi di produzione HDCP 1.4 RX non è valido. Il formato corretto è "-hdcp1rxkeys nm" dove n >= 1, m >= n
ERRORE: l'input di -hdcp2rxkeys non è valido	Il formato dell'intervallo di chiavi di input per le chiavi di produzione HDCP 2.3 RX non è valido. Il formato corretto è "-hdcp2rxkeys nm" dove n >= 1, m >= n
continua…

Messaggio di errore	Linea guida
ERRORE: non valido file <filenome>	Chiavi di produzione HDCP non valide file.
ERRORE: file tipo mancante per l'opzione -o	Parametro della riga di comando mancante per –o .
ERRORE: non valido filenome -filenome>	<filename> non è valido, utilizzare il file valid filenome senza caratteri speciali.

Crittografa chiave singola per EEPROM singola
Eseguire la seguente riga di comando dal prompt dei comandi di Windows per crittografare una singola chiave di HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX e HDCP 2.3 RX con output file formato dell'intestazione file per singola EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Cripta N chiavi per N EEPROM
Eseguire la seguente riga di comando dal prompt dei comandi di Windows per crittografare N chiavi (a partire dalla chiave 1) di HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX e HDCP 2.3 RX con output file formato esadecimale file per N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex dove N è >= 1 e dovrebbe corrispondere a tutte le opzioni.

Informazioni correlate
Microsoft Visual C++ per Visual Studio 2019
Fornisce il pacchetto ridistribuibile Microsoft Visual C++ x86 (vc_redist.x86.exe) per il download. Se il collegamento cambia, Intel consiglia di cercare "Visual C++ ridistribuibile" dal motore di ricerca Microsoft.

4.3.3.2.2. Programmatore chiave
Per programmare le chiavi di produzione HDCP crittografate nella EEPROM, attenersi alla seguente procedura:

1. Copia il design del programmatore chiave files dal seguente percorso alla tua directory di lavoro: /hdcp2x/hw_demo/key_programmer/
2. Copia l'intestazione del software file (hdcp_key .h) generato dall'utility software KEYENC (sezione Encrypt Single Key for Single EEPROM a pagina 113 ) nella directory software/key_programmer_src/ e rinominarlo come hdcp_key.h.
3. Esegui ./runall.tcl. Questo script esegue i seguenti comandi:
   • Genera catalogo IP files
   • Generare il sistema Platform Designer
   • Creare un progetto Intel Quartus Prime
   • Creare uno spazio di lavoro software e creare il software
   • Eseguire una compilazione completa
4. Scarica l'oggetto software File (.sof) all'FPGA per programmare le chiavi di produzione HDCP crittografate nella EEPROM.

Genera il design di ritrasmissione Stratix 10 HDMI RX-TX esample con i parametri Support HDCP 2.3 e Support HDCP 1.4 attivati, quindi attenersi alla seguente procedura per includere la chiave di protezione HDCP.

• Copia il mif file (hdcp_kmem.mif) generato dall'utility software KEYENC (sezione Encrypt Single Key for Single EEPROM a pagina 113) al directory /quartus/hdcp/.

4.3.4. Compila il disegno
Dopo aver incluso le chiavi di produzione HDCP semplici nell'FPGA o aver programmato le chiavi di produzione HDCP crittografate nella EEPROM, è ora possibile compilare il progetto.

1. Avvia il software Intel Quartus Prime Pro Edition e apri /quartus/a10_hdmi2_demo.qpf.
2. Fare clic su Elaborazione ➤ Avvia compilazione.

4.3.5. View i risultati
Alla fine della dimostrazione, sarai in grado di farlo view i risultati sul dissipatore esterno HDMI abilitato per HDCP.
A view i risultati della dimostrazione, attenersi alla seguente procedura:

1. Accendi la scheda Intel FPGA.
2. Cambia la directory in /quarto/.
3. Digita il seguente comando sulla shell dei comandi di Nios II per scaricare l'oggetto software File (.sof) all'FPGA. nios2-configure-sof output_fileS/ .sof
4. Accendi la sorgente esterna HDMI abilitata per HDCP e dissipa (se non l'hai fatto). Il dissipatore esterno HDMI visualizza l'uscita della sorgente esterna HDMI.

4.3.5.1. Pulsanti e funzioni LED
Usa i pulsanti e le funzioni LED sulla lavagna per controllare la tua dimostrazione.

Tabella 57. Pulsante e indicatori LED (SUPPORT FRL = 0)

Pulsante/LED	Funzioni
cpu_resetn	Premere una volta per eseguire il ripristino del sistema.
utente_pb[0]	Premere una volta per passare dal segnale HPD alla sorgente HDMI standard.
utente_pb[1]	• Tenere premuto per indicare al nucleo TX di inviare il segnale codificato DVI. • Rilasciare per inviare il segnale codificato HDMI. • Assicurarsi che il video in ingresso sia nello spazio colore RGB a 8 bpc.
utente_pb[2]	• Tenere premuto per istruire il nucleo TX a interrompere l'invio degli InfoFrame dai segnali in banda laterale. • Rilasciare per riprendere l'invio degli InfoFrame dai segnali in banda laterale.
guidato_dall'utente[0]	Stato blocco RX HDMI PLL. • 0: sbloccato • 1: Bloccato
guidato_dall'utente[1]	Stato di blocco del nucleo RX HDMI • 0: Almeno 1 canale sbloccato • 1: tutti e 3 i canali bloccati
guidato_dall'utente[2]	Stato di decodifica IP RX HDCP1x. • 0: Inattivo • 1: Attivo
guidato_dall'utente[3]	Stato di decodifica IP RX HDCP2x. • 0: Inattivo • 1: Attivo
guidato_dall'utente[4]	Stato blocco TX HDMI PLL. • 0: sbloccato • 1: Bloccato
guidato_dall'utente[5]	Stato blocco PLL ricetrasmettitore TX. • 0: sbloccato • 1: Bloccato
guidato_dall'utente[6]	TX HDCP1x Stato crittografia IP. • 0: Inattivo • 1: Attivo
guidato_dall'utente[7]	TX HDCP2x Stato crittografia IP. • 0: Inattivo • 1: Attivo

Tabella 58. Pulsante e indicatori LED (SUPPORT FRL = 1)

Pulsante/LED	Funzioni
cpu_resetn	Premere una volta per eseguire il ripristino del sistema.
utente_dipsw	Interruttore DIP definito dall'utente per alternare la modalità passthrough. • OFF (posizione predefinita) = Passthrough HDMI RX sull'FPGA ottiene l'EDID dal dissipatore esterno e lo presenta alla sorgente esterna a cui è collegato. • ON = è possibile controllare la velocità FRL massima RX dal terminale Nios II. Il comando modifica l'EDID RX manipolando il valore massimo della frequenza FRL. Fare riferimento a Esecuzione del progetto in diverse tariffe FRL a pagina 33 per ulteriori informazioni sull'impostazione delle diverse tariffe FRL.
continua…

Pulsante/LED	Funzioni
utente_pb[0]	Premere una volta per passare dal segnale HPD alla sorgente HDMI standard.
utente_pb[1]	Prenotato.
utente_pb[2]	Premere una volta per leggere i registri SCDC dal sink collegato al TX della scheda figlia Bitec HDMI 2.1 FMC. Nota: Per abilitare la lettura, devi impostare DEBUG_MODE su 1 nel software.
guidato_da_utente[0]	RX FRL clock Stato blocco PLL. • 0: sbloccato • 1: Bloccato
guidato_da_utente[1]	Stato blocco video RX HDMI. • 0: sbloccato • 1: Bloccato
guidato_da_utente[2]	Stato di decodifica IP RX HDCP1x. • 0: Inattivo • 1: Attivo
guidato_da_utente[3]	Stato di decodifica IP RX HDCP2x. • 0: Inattivo • 1: Attivo
guidato_da_utente[4]	TX FRL orologio Stato blocco PLL. • 0: sbloccato • 1: Bloccato
guidato_da_utente[5]	Stato blocco video TX HDMI. • 0 = Sbloccato • 1 = Bloccato
guidato_da_utente[6]	TX HDCP1x Stato crittografia IP. • 0: Inattivo • 1: Attivo
guidato_da_utente[7]	TX HDCP2x Stato crittografia IP. • 0: Inattivo • 1: Attivo

4.4. Protezione della chiave di crittografia integrata nel design FPGA
Molti progetti FPGA implementano la crittografia e spesso è necessario incorporare chiavi segrete nel flusso di bit FPGA. Nelle famiglie di dispositivi più recenti, come Intel Stratix 10 e Intel Agilex, esiste un blocco Secure Device Manager che può fornire e gestire in modo sicuro queste chiavi segrete. Laddove queste funzionalità non esistono, è possibile proteggere il contenuto del flusso di bit FPGA, incluse eventuali chiavi utente segrete incorporate, con la crittografia.
Le chiavi utente dovrebbero essere mantenute al sicuro all'interno dell'ambiente di progettazione e, idealmente, aggiungerle alla progettazione utilizzando un processo sicuro automatizzato. I seguenti passaggi mostrano come implementare tale processo con gli strumenti Intel Quartus Prime.

1. Sviluppa e ottimizza l'HDL in Intel Quartus Prime in un ambiente non sicuro.
2. Trasferisci il progetto in un ambiente sicuro e implementa un processo automatizzato per aggiornare la chiave segreta. La memoria su chip incorpora il valore della chiave. Quando la chiave viene aggiornata, l'inizializzazione della memoria file (.mif) può cambiare e il flusso assembler “quartus_cdb –update_mif” può cambiare la chiave di protezione HDCP senza ricompilare. Questo passaggio è molto veloce da eseguire e conserva i tempi originali.
3. Il bitstream Intel Quartus Prime viene quindi crittografato con la chiave FPGA prima di trasferire nuovamente il bitstream crittografato nell'ambiente non protetto per il test e l'implementazione finali.

Si consiglia di disabilitare tutti gli accessi di debug che possono recuperare la chiave segreta dall'FPGA. Puoi disabilitare completamente le funzionalità di debug disabilitando JTAG port, o disabilitare in modo selettivo e review che nessuna funzionalità di debug come l'editor di memoria nel sistema o Signal Tap possa recuperare la chiave. Fare riferimento a AN 556: Using the Design Security Features in Intel FPGAs per ulteriori informazioni sull'utilizzo delle funzionalità di sicurezza FPGA, inclusi i passaggi specifici su come crittografare il flusso di bit FPGA e configurare le opzioni di sicurezza come la disabilitazione di JTAG accesso.

Nota:
È possibile considerare il passaggio aggiuntivo di offuscamento o crittografia con un'altra chiave della chiave segreta nell'archivio MIF.
Informazioni correlate
AN 556: Utilizzo delle funzionalità di sicurezza della progettazione negli FPGA Intel

4.5. Considerazioni sulla sicurezza
Quando si utilizza la funzione HDCP, prestare attenzione alle seguenti considerazioni sulla sicurezza.

• Quando si progetta un sistema ripetitore, è necessario impedire al video ricevuto di entrare nell'IP TX nelle seguenti condizioni:
  — Se il video ricevuto è crittografato HDCP (ovvero lo stato di crittografia hdcp1_enabled o hdcp2_enabled dall'IP RX è affermato) e il video trasmesso non è crittografato HDCP (ovvero lo stato di crittografia hdcp1_enabled o hdcp2_enabled dall'IP TX non è affermato).
  — Se il video ricevuto è HDCP TIPO 1 (ovvero streamid_type viene affermato dall'IP RX) e il video trasmesso è crittografato HDCP 1.4 (ovvero viene affermato lo stato di crittografia hdcp1_enabled dall'IP TX)
• È necessario mantenere la riservatezza e l'integrità delle chiavi di produzione HDCP e di qualsiasi chiave di crittografia dell'utente.
• Intel consiglia vivamente di sviluppare qualsiasi progetto Intel Quartus Prime e fonte di progettazione files che contengono chiavi di crittografia in un ambiente di calcolo sicuro per proteggere le chiavi.
• Intel consiglia vivamente di utilizzare le funzionalità di sicurezza del progetto negli FPGA per proteggere il progetto, comprese eventuali chiavi di crittografia incorporate, da copia non autorizzata, reverse engineering e tampring.

Informazioni correlate
AN 556: Utilizzo delle funzionalità di sicurezza della progettazione negli FPGA Intel

4.6. Linee guida per il debug
Questa sezione descrive l'utile segnale di stato HDCP e i parametri software che possono essere utilizzati per il debug. Contiene anche domande frequenti (FAQ) sull'esecuzione del progetto esamplui.

4.6.1. Segnali di stato HDCP
Esistono diversi segnali utili per identificare la condizione di lavoro dei core IP HDCP. Questi segnali sono disponibili al design example di primo livello e sono legati ai LED di bordo:

Nome del segnale	Funzione
hdcp1_enabled_rx	Stato decodifica IP RX HDCP1x 0: inattivo 1: attivo
hdcp2_enabled_rx	Stato decodifica IP RX HDCP2x 0: inattivo 1: attivo
hdcp1_enabled_tx	Stato crittografia IP TX HDCP1x 0: inattivo 1: attivo
hdcp2_enabled_tx	Stato crittografia IP TX HDCP2x 0: inattivo 1: attivo

Fare riferimento alla Tabella 57 a pagina 115 e alla Tabella 58 a pagina 115 per le rispettive posizioni dei LED.
Lo stato attivo di questi segnali indica che l'IP HDCP è autenticato e sta ricevendo/inviando un flusso video crittografato. Per ciascuna direzione, solo HDCP1x o HDCP2x
i segnali di stato di crittografia/decrittografia sono attivi. Per esample, se hdcp1_enabled_rx o hdcp2_enabled_rx è attivo, l'HDCP sul lato RX è abilitato e decrittografa il flusso video crittografato dalla sorgente video esterna.

4.6.2. Modifica dei parametri del software HDCP
Per facilitare il processo di debugging HDCP, è possibile modificare i parametri in hdcp.c.
La tabella sottostante riassume l'elenco dei parametri configurabili e le loro funzioni.

Parametro	Funzione
SUPPORT_HDCP1X	Abilita HDCP 1.4 sul lato TX
SUPPORT_HDCP2X	Abilita HDCP 2.3 sul lato TX
DEBUG_MODE_HDCP	Abilita i messaggi di debug per TX HDCP
MODALITÀ_RIPETITORE	Abilita la modalità ripetitore per la progettazione HDCP esample

Per modificare i parametri, modificare i valori nei valori desiderati in hdcp.c. Prima di iniziare la compilazione, apportare la seguente modifica in build_sw_hdcp.sh:

1. Individua la seguente riga e commentala per evitare che il software modificato file essere sostituito dall'originale files dal percorso di installazione del software Intel Quartus Prime.
   
2.  Eseguire "./build_sw_hdcp.sh" per compilare il software aggiornato.
3. Il .elfo generato file possono essere inclusi nel progetto attraverso due metodi:
   UN. Esegui "nios2-download -g file nome>”. Ripristinare il sistema al termine del processo di download per garantire il corretto funzionamento.
   B. Eseguire "quartus_cdb –-update_mif" per aggiornare l'inizializzazione della memoria fileS. Esegui l'assembler per generare un nuovo file .sof file che include il software aggiornato.

4.6.3. Domande frequenti (FAQ)
Tabella 59. Sintomi di guasto e linee guida

Numero	Sintomo di fallimento	Linea guida
1.	L'RX sta ricevendo video crittografato, ma il TX sta inviando un video statico di colore blu o nero.	Ciò è dovuto all'autenticazione TX non riuscita con sink esterno. Un ripetitore compatibile con HDCP non deve trasmettere il video in formato non crittografato se il video in entrata dall'upstream è crittografato. Per ottenere ciò, un video statico di colore blu o nero sostituisce il video in uscita quando il segnale di stato della crittografia TX HDCP è inattivo mentre il segnale di stato della decrittografia RX HDCP è attivo. Per le linee guida esatte, fare riferimento a Considerazioni sulla sicurezza a pagina 117. Tuttavia, questo comportamento può scoraggiare il processo di debug quando si abilita la progettazione HDCP. Di seguito è riportato il metodo per disabilitare il blocco video nel design esampon: 1. Individuare la seguente connessione della porta al livello superiore del progetto, ad esample. Questa porta appartiene al modulo hdmi_tx_top. 2. Modificare la connessione della porta nella riga seguente:
2.	Il segnale di stato della crittografia TX HDCP è attivo ma l'immagine della neve viene visualizzata nel sink a valle.	Ciò è dovuto al fatto che il sink downstream non decrittografa correttamente il video crittografato in uscita. Assicurati di fornire la costante globale (LC128) all'IP TX HDCP. Il valore deve essere il valore della produzione e corretto.
3.	Il segnale di stato della crittografia TX HDCP è instabile o sempre inattivo.	Ciò è dovuto all'autenticazione TX non riuscita con il sink downstream. Per facilitare il processo di debug, puoi abilitare il file DEBUG_MODE_HDCP parametro in hdcp.c. Fare riferimento a Modifica dei parametri del software HDCP a pagina 118 sulle linee guida. I seguenti 3a-3c potrebbero essere le possibili cause dell'autenticazione TX non riuscita.
3a.	Il registro di debug del software continua a stampare questo messaggio "HDCP 1.4 non è supportato dal downstream (Rx)".	Il messaggio indica che il sink downstream non supporta HDCP 2.3 e HDCP 1.4. Assicurarsi che il sink downstream supporti HDCP 2.3 o HDCP 1.4.
3b.	L'autenticazione TX fallisce a metà.	Ciò è dovuto al fatto che qualsiasi parte dell'autenticazione TX come la verifica della firma, il controllo della località ecc. Può fallire. Assicurarsi che il sink downstream utilizzi la chiave di produzione ma non la chiave facsimile.
3c.	Il registro di debug del software continua a stampare “Riautenticazione	Questo messaggio indica che il sink downstream ha richiesto la riautenticazione perché il video ricevuto non è stato decrittografato correttamente. Assicurati di fornire la costante globale (LC128) all'IP TX HDCP. Il valore deve essere il valore della produzione e il valore è corretto.
continua…

Numero	Sintomo di fallimento	Linea guida
	is required” dopo che l'autenticazione HDCP è stata completata.
4.	Il segnale di stato della decrittografia RX HDCP è inattivo sebbene la sorgente upstream abbia abilitato HDCP.	Ciò indica che l'IP RX HDCP non ha raggiunto lo stato autenticato. Per impostazione predefinita, il MODALITÀ_RIPETITORE parametro è abilitato nel design esample. Se la MODALITÀ_RIPETITORE è abilitato, assicurarsi che l'IP TX HDCP sia autenticato. Quando il MODALITÀ_RIPETITORE è abilitato, l'IP RX HDCP tenta l'autenticazione come ripetitore se il TX è connesso a un sink compatibile con HDCP. L'autenticazione si interrompe a metà mentre attende che l'IP TX HDCP completi l'autenticazione con il sink downstream e passi RECEIVERID_LIST all'IP RX HDCP. Il timeout definito nella specifica HDCP è di 2 secondi. Se l'IP TX HDCP non è in grado di completare l'autenticazione in questo periodo, l'origine upstream tratta l'autenticazione come non riuscita e avvia la riautenticazione come specificato nella specifica HDCP.
		Nota: • Fare riferimento a Modifica dei parametri del software HDCP a pagina 118 per il metodo per disabilitare il file MODALITÀ_RIPETITORE parametro a scopo di debug. Dopo aver disabilitato il MODALITÀ_RIPETITORE parametro, l'IP RX HDCP tenta sempre l'autenticazione come destinatario dell'endpoint. L'IP TX HDCP non controlla il processo di autenticazione.
		• Se la MODALITÀ_RIPETITORE parametro non è abilitato, assicurarsi che la chiave HDCP fornita all'IP HDCP sia il valore di produzione e che il valore sia corretto.
5.	Il segnale di stato della decodifica RX HDCP è instabile.	Ciò significa che l'IP RX HDCP ha richiesto la riautenticazione subito dopo il raggiungimento dello stato autenticato. Ciò è probabilmente dovuto al fatto che il video crittografato in entrata non viene decifrato correttamente dall'IP RX HDCP. Assicurarsi che la costante globale (LC128) fornita al core IP RX HDCP sia il valore di produzione e che il valore sia corretto.

HDMI Intel Arria 10 FPGA IP Design Example Guida per l'utente Archivi

Per le versioni più recenti e precedenti di questa guida per l'utente, fare riferimento a HDMI Intel® Arria 10 FPGA IP Design Example Guida per l'utente. Se una versione dell'IP o del software non è elencata, si applica la guida per l'utente dell'IP o della versione del software precedente.
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. Dal software Intel Quartus Prime Design Suite versione 19.2 o successiva, IP
i core hanno un nuovo schema di controllo delle versioni IP.

Cronologia delle revisioni per HDMI Intel Arria 10 FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2022.12.27	22.4	19.7.1	Aggiunto un nuovo parametro per la selezione della revisione della scheda figlia HDMI alla sezione Requisiti hardware e software del progetto example per HDMI 2.0 (modalità non FRL).
2022.07.29	22.2	19.7.0	• Notifica della rimozione del componente Cygwin dalla versione Windows* di Nios II EDS e richiesta di installazione di WSL per utenti Windows*. • Versione della scheda figlia aggiornata dalla Revisione 4 alla 9 ove applicabile in tutto il documento.
2021.11.12	21.3	19.6.1	• Aggiornata la sottosezione Memorizza chiavi di produzione HDCP crittografate nella memoria flash esterna o EEPROM (Supporto gestione chiavi HDCP = 1) per descrivere la nuova utilità software di crittografia delle chiavi (KEYENC). • Rimosse le seguenti figure: — Array di dati della chiave fax R1 per la chiave privata RX — Array di dati delle chiavi di produzione HDCP (segnaposto) — Array di dati della chiave di protezione HDCP (chiave predefinita) — Chiave di protezione HDCP inizializzata in hdcp2x_tx_kmem.mif — Chiave di protezione HDCP inizializzata in hdcp1x_rx_kmem.mif — Chiave di protezione HDCP inizializzata in hdcp1x_tx_kmem.mif • Spostamento della sottosezione Mappatura chiave HDCP dalla chiave DCP Files da Linee guida di debug per archiviare chiavi di produzione HDCP semplici nell'FPGA (supporto per la gestione delle chiavi HDCP = 0).
2021.09.15	21.1	19.6.0	Rimosso riferimento a ncsim
2021.05.12	21.1	19.6.0	• Aggiunto quando SUPPORT FRL = 1 o SUPPORT HDCP KEY MANAGEMENT = 1 alla descrizione per la Figura 29 HDCP Over HDMI Design Examplo schema a blocchi. • Aggiunti i passaggi nella memoria della chiave HDCP files in Design Walkthrough. • Aggiunto When SUPPORT FRL = 0 alla sezione Setup the ardware. • Aggiunto il passaggio per attivare il parametro Support HDCP Key Management in Generate the Design. • Aggiunta una nuova sottosezione Memorizza le chiavi di produzione HDCP crittografate nella memoria flash esterna o EEPROM (Supporta la gestione delle chiavi HDCP = 1).
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Pulsante Tabella rinominato e indicatori LED in Pulsante e indicatori LED (SUPPORT FRL = 0). • Aggiunto pulsante da tavolo e indicatori LED (SUPPORT FRL = 1). • Aggiunto un nuovo capitolo Protezione della chiave di crittografia integrata nella progettazione FPGA. • Aggiunto un nuovo capitolo Linee guida per il debug e sottosezioni Segnali di stato HDCP, Modifica dei parametri del software HDCP e Domande frequenti.
2021.04.01	21.1	19.6.0	• Aggiornati i componenti della figura richiesti per la progettazione solo RX o solo TX. • Aggiornato l'RTL generato dalla tabella Files. • Figura aggiornata Componenti superiori HDMI RX. • Rimossa la sezione Processo di addestramento Top Link HDMI RX. • Aggiornate le fasi dell'esecuzione del progetto in diverse tariffe FRL. • Figura aggiornata Design HDMI 2.1 esample Schema di clock. • Segnali dello schema di clock della tabella aggiornati. • Diagramma a blocchi Figura HDMI RX-TX aggiornato per aggiungere una connessione da Transceiver Arbiter a TX top.
2020.09.28	20.3	19.5.0	• Rimossa la nota secondo cui il design HDMI 2.1 example in modalità FRL supporta solo dispositivi con grado di velocità –1 in HDMI Intel FPGA IP Design Example Guida rapida per dispositivi Intel Arria 10 e design HDMI 2.1 esample (Supporto FRL = 1) sezioni. Il design supporta tutti i gradi di velocità. • Rimosse le informazioni ls_clk da tutti i progetti HDMI 2.1 esample sezioni correlate. Il dominio ls_clk non è più utilizzato nella progettazione examplui. • Aggiornati i diagrammi a blocchi per il design HDMI 2.1 esample in modalità FRL nel design HDMI 2.1 esample (Supporto FRL = 1), Creazione di componenti di progettazione di progetti solo RX o solo TX e sezioni dello schema di clock. • Aggiornate le directory e generate files elenco nelle sezioni Struttura directory. • Rimossi i segnali irrilevanti e aggiunta o modificata la descrizione del seguente design HDMI 2.1 esampi segnali nella sezione Segnali di interfaccia: — sys_init — txpll_frl_locked — tx_os — segnali txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Aggiunti i seguenti parametri nella sezione Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — USA FPLL — POLARITÀ_INVERSIONE
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Aggiornati i diagrammi a blocchi per il design HDMI 2.0 esample per il software Intel Quartus Prime Pro Edition in HDMI 2.0 Design Example (Supporto FRL = 0), Creazione di componenti di progettazione di progetti solo RX o solo TX e sezioni dello schema di clock. • Aggiornato il clock e reimpostato i nomi dei segnali nella sezione Inserimento e filtraggio InfoFrame Dynamic Range e Mastering (HDR). • Rimossi i segnali irrilevanti e aggiunta o modificata la descrizione del seguente design HDMI 2.0 esampi segnali nella sezione Segnali di interfaccia: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — segnali nios_tx_i2c* — segnali hdmi_ti_i2c* — segnali tx_i2c_avalon* — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — segnali i2c_master* — segnali nios_tx_i2c* — measure_valid_pio_external_connectio n_export — segnali oc_i2c_av_slave_translator_avalon_anti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — segnali rx_pma_rcfg_mgmt* • Aggiunta una nota secondo cui il banco di prova di simulazione non è supportato per i progetti con Includi I2C parametro abilitato e aggiornato il messaggio di simulazione nella sezione Simulation Testbench. • Aggiornata la sezione Aggiornamento del design.
2020.04.13	20.1	19.4.0	• Aggiunta una nota che il design HDMI 2.1 example in modalità FRL supporta solo dispositivi con grado di velocità –1 in HDMI Intel FPGA IP Design Example Guida rapida per dispositivi Intel Arria 10 e descrizione dettagliata per HDMI 2.1 Design Example (Supporto FRL = 1) sezioni. • Spostato l'HDCP su HDMI Design Example per i dispositivi Intel Arria 10 dalla Guida dell'utente HDMI Intel FPGA IP. • Modificata la sezione Simulazione del progetto per includere i messaggi audioample, il generatore di dati in banda laterale e il generatore di dati ausiliari e ha aggiornato il messaggio di simulazione riuscita. • Rimossa la nota secondo cui la simulazione dichiarata è disponibile solo per Sostieni FRL nota sui disegni disabilitati. La simulazione è ora disponibile per Sostieni FRL anche i progetti abilitati. • Aggiornata la descrizione delle caratteristiche nella descrizione dettagliata per HDMI 2.1 Design esampsezione le (Supporto FRL abilitato).
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Modificato il diagramma a blocchi nelle sezioni Diagramma a blocchi di progettazione RX-TX HDMI 2.1, Componenti di progettazione e Creazione di progetti solo RX o solo TX per il progetto HDMI 2.1 example. Aggiunti nuovi componenti e rimossi componenti non più applicabili. • Modificata l'istruzione dello script main.c nella sezione Creazione di progetti solo RX o solo TX. • Aggiornate le sezioni Struttura directory per aggiungere nuove cartelle e fileFunziona sia per HDMI 2.0 che per HDMI 2.1 progettazione esampmeno. • Aggiornata la sezione Requisiti hardware e software per la progettazione HDMI 2.1 esamplui. • Aggiornato il diagramma a blocchi e le descrizioni dei segnali nella sezione InfoFrame Insertion and Filtering Dynamic Range and Mastering (HDR) per il design HDMI 2.1 examplui. • Aggiunta una nuova sezione, Esecuzione del progetto in diverse velocità FRL, per il progetto HDMI 2.1 esampmeno. • Aggiornato il diagramma a blocchi e le descrizioni dei segnali nella sezione Schema di clock per il design HDMI 2.1 esamplui. • Aggiunta la descrizione dell'interruttore DIP utente nella sezione Hardware Setup per il design HDMI 2.1 esamplui. • Aggiornata la sezione Limitazioni di progettazione per la progettazione HDMI 2.1 esamplui. • Aggiornata la sezione Aggiornamento del design. • Aggiornate le sezioni Simulation Testbench per entrambi i progetti HDMI 2.0 e HDMI 2.1 exampmeno.
2020.01.16	19.4	19.3.0	• Aggiornato HDMI Intel FPGA IP Design Example Guida rapida per la sezione Dispositivi Intel Arria 10 con informazioni sul design HDMI 2.1 appena aggiunto example con la modalità FRL. • Aggiunto un nuovo capitolo, Descrizione dettagliata per HDMI 2.1 Design Example (Support FRL Enabled) che contiene tutte le informazioni rilevanti sul design appena aggiunto esamplui. • Rinominato HDMI Intel FPGA IP Design Example Da descrizione dettagliata a descrizione dettagliata per design HDMI 2.0 esample per una maggiore chiarezza.
2019.10.31	18.1	18.1	• Aggiunto generato files nella cartella tx_control_src: ti_i2c.c e ti_i2c.h. • Aggiunto il supporto per la revisione 11 della scheda figlia FMC nelle sezioni Requisiti hardware e software e Compilazione e test del progetto. • Rimossa la sezione Limitazione di progettazione. Nella versione è stata risolta la limitazione riguardante la violazione delle tempistiche sui vincoli di massimo skew 18.1 dell'HDMI Intel FPGA IP. • Aggiunto un nuovo parametro RTL, BITEC_DAUGHTER_CARD_REV, per consentire di selezionare la revisione della scheda figlia Bitec HDMI.
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Aggiornata la descrizione dei segnali fmcb_dp_m2c_p e fmcb_dp_c2m_p per includere informazioni sulle revisioni 11, 6 e 4 della scheda figlia FMC. • Aggiunti i seguenti nuovi segnali per la revisione 11 della scheda figlia Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a indirizzo — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritodati — oc_i2c_master_ti_avalon_anti_slave_waitrequest • Aggiunta una sezione sull'aggiornamento del design.
2017.11.06	17.1	17.1	• Core IP HDMI rinominato in IP Intel FPGA HDMI in base al rebranding di Intel. • Modificato il termine Qsys in Platform Designer. • Aggiunte informazioni sulla funzione di inserimento e filtro Dynamic Range e Mastering InfoFrame (HDR). • Aggiornata la struttura della directory: — Aggiunte cartelle di script e software e files. — Aggiornamento comune e hdr files. — Rimosso atx files. — Differenziato files per Intel Quartus Prime Standard Edition e Intel Quartus Prime Pro Edition. • Aggiornata la sezione Generazione del progetto per aggiungere il dispositivo utilizzato come 10AX115S2F4I1SG. • Modificata la velocità dati del ricetrasmettitore per la frequenza di clock TMDS da 50-100 MHz a 2550-5000 Mbps. • Aggiornate le informazioni sul collegamento RX-TX che consentono di rilasciare il pulsante user_pb[2] per disabilitare il filtraggio esterno. • Aggiornato il diagramma di flusso del software Nios II che coinvolge i controlli per il master I2C e la sorgente HDMI. • Aggiunte informazioni su Design esample Parametri dell'interfaccia grafica. • Aggiunti i parametri di progettazione HDMI RX e TX Top. • Aggiunti questi segnali di livello superiore HDMI RX e TX: — mgmt_clk - Ripristina — i2c_clk — hdmi_clk_in — Rimossi questi segnali di livello superiore HDMI RX e TX: • versione • i2c_clk
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Aggiunta una nota secondo cui l'impostazione analogica del ricetrasmettitore è testata per il kit di sviluppo FPGA Intel Arria 10 e la scheda figlia Bitec HDMI 2.0. È possibile modificare l'impostazione analogica della scheda. • Aggiunto un collegamento per una soluzione alternativa per evitare il jitter del PLL a cascata o percorsi di clock non dedicati per il clock di riferimento Intel Arria 10 PLL. • Aggiunta una nota che non è possibile utilizzare un pin RX del ricetrasmettitore come riflettore CDR per HDMI RX o come riflettore TX PLL per HDMI TX. • Aggiunta una nota su come aggiungere il vincolo set_max_skew per i progetti che utilizzano TX PMA e PCS bonding.
2017.05.08	17.0	17.0	• Rinominato Intel. • Numero parte modificato. • Aggiornata la struttura della directory: — Aggiunto hdr files. — Modificato qsys_vip_passthrough.qsys in nios.qsys. — Aggiunto fileÈ designato per Intel Quartus Prime Pro Edition. • Informazioni aggiornate secondo cui il blocco RX-TX Link esegue anche il filtraggio esterno sull'infoframe High Dynamic Range (HDR) dai dati ausiliari HDMI RX e inserisce un example HDR Infoframe ai dati ausiliari del TX HDMI attraverso il multiplexer Avalon ST. • Aggiunta una nota per la descrizione PHY nativo del ricetrasmettitore secondo cui per soddisfare i requisiti di skew inter-canale HDMI TX, è necessario impostare l'opzione della modalità di bonding del canale TX nell'editor dei parametri PHY nativo del ricetrasmettitore Arria 10 su Incollaggio PMA e PCS. • Aggiornata la descrizione dei segnali di os e di misura. • Modificati gli overampfattore di ling per diverse velocità dati del ricetrasmettitore a ciascuna gamma di frequenza di clock TMDS per supportare lo schema di clock diretto TX FPLL. • Modificato lo schema di clock in cascata TX IOPLL in TX FPLL in schema diretto TX FPLL. • Aggiunti segnali di riconfigurazione TX PMA. • Modifica di USER_LED[7] overampstato di ling. 1 indica gli overampled (velocità dati < 1,000 Mbps nel dispositivo Arria 10). • Design HDMI aggiornato esample Tabella dei simulatori supportati. VHDL non supportato per NCSim. • Aggiunto collegamento alla versione archiviata di Arria 10 HDMI IP Core Design Example Guida per l'utente.
2016.10.31	16.1	16.1	Versione iniziale.

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Numero identificativo: 683156
Versione: 2022.12.27

Documenti / Risorse

Intel HDMI Arria 10 FPGA IP Design Example [pdf] Guida utente HDMI Arria 10 FPGA IP Design Esample, HDMI Arria, 10 FPGA IP Design Esample, Design Esample

Riferimenti

• Manuale d'uso