Intel AN 837 Design Guidelines per HDMI FPGA IP
Linee guida di progettazione per HDMI Intel® FPGA IP
Le linee guida di progettazione consentono di implementare gli IP FPGA Intel High-Definition Multimedia Interface (HDMI) utilizzando dispositivi FPGA. Queste linee guida facilitano la progettazione di schede per le interfacce video HDMI Intel® FPGA IP.
- HDMI Intel FPGA IP Guida per l'utente
- AN745: Linee guida di progettazione per l'interfaccia Intel FPGA DisplayPort
Linee guida per la progettazione IP Intel FPGA HDMI
L'interfaccia HDMI Intel FPGA dispone di canali dati e clock TMDS (Transition Minimized Differential Signaling). L'interfaccia supporta anche un Display Data Channel (DDC) della Video Electronics Standards Association (VESA). I canali TMDS trasportano video, audio e dati ausiliari. Il DDC si basa sul protocollo I2C. Il core HDMI Intel FPGA IP utilizza il DDC per leggere i dati EDID (Extended Display Identification Data) e scambiare informazioni sulla configurazione e sullo stato tra una sorgente HDMI e un sink.
Suggerimenti per la progettazione della scheda IP Intel FPGA HDMI
Quando stai progettando il tuo sistema HDMI Intel FPGA IP, considera i seguenti suggerimenti per la progettazione della scheda.
- Utilizzare non più di due via per traccia ed evitare via stub
- Far corrispondere l'impedenza della coppia differenziale all'impedenza del connettore e del cavo assemblato (100 ohm ±10%)
- Riduci al minimo lo skew tra coppie e all'interno della coppia per soddisfare i requisiti di skew del segnale TMDS
- Evitare di instradare una coppia differenziale su uno spazio vuoto nel piano sottostante
- Utilizzare pratiche di progettazione PCB standard ad alta velocità
- Utilizzare i cambi di livello per soddisfare la conformità elettrica sia in TX che in RX
- Utilizzare cavi robusti, come il cavo Cat2 per HDMI 2.0
Diagrammi schematici
I diagrammi schematici Bitec nei collegamenti forniti illustrano la topologia per le schede di sviluppo Intel FPGA. L'utilizzo della topologia di collegamento HDMI 2.0 richiede la conformità elettrica a 3.3 V. Per soddisfare la conformità 3.3 V sui dispositivi Intel FPGA, è necessario utilizzare un cambio di livello. Utilizzare un redriver o un retimer accoppiato CC come traslatore di livello per il trasmettitore e il ricevitore.
I dispositivi del fornitore esterno sono TMDS181 e TDP158RSBT, entrambi in esecuzione su collegamenti DCcoupled. È necessario un pull-up adeguato alle linee CEC per garantire la funzionalità durante l'interazione con altri dispositivi di controllo remoto dei consumatori. Gli schemi elettrici Bitec sono certificati CTS. La certificazione è, tuttavia, specifica a livello di prodotto. Si consiglia ai progettisti di piattaforme di certificare il corretto funzionamento del prodotto finale.
Informazioni correlate
- Diagramma schematico per la revisione 8 della scheda figlia HDMI HSMC
- Diagramma schematico per FMC Scheda figlia HDMI Revisione 11
- Diagramma schematico per FMC Scheda figlia HDMI Revisione 6
Rilevamento hot plug (HPD)
Il segnale HPD dipende dal segnale di alimentazione +5V in ingresso, ad esample, il pin HPD può essere asserito solo quando viene rilevato il segnale di alimentazione +5V dalla sorgente. Per interfacciarsi con un FPGA, è necessario tradurre il segnale 5V HPD nel volume I/O FPGAtage livello (VCCIO), utilizzando un voltage level traduttore come TI TXB0102, che non ha resistori di pull-up integrati. Una sorgente HDMI deve abbassare il segnale HPD in modo che possa distinguere in modo affidabile tra un segnale HPD fluttuante e un segnale ad alto volumetagsegnale HPD di livello e. Un segnale HDMI sink +5V Power deve essere tradotto in FPGA I/O voltage livello (VCCIO). Il segnale deve essere debolmente abbassato con un resistore (10K) per differenziare un segnale di alimentazione +5V fluttuante quando non è pilotato da una sorgente HDMI. Un segnale di alimentazione +5V di una sorgente HDMI ha una protezione da sovracorrente non superiore a 0.5A.
Canale dati di visualizzazione IP (DDC) HDMI Intel FPGA
L'HDMI Intel FPGA IP DDC si basa sui segnali I2C (SCL e SDA) e richiede resistenze pull-up. Per interfacciarsi con un FPGA Intel, è necessario convertire il livello del segnale SCL e SDA a 5 V nel volume I/O dell'FPGAtage livello (VCCIO) utilizzando un voltage level traduttore, come TI TXS0102 utilizzato nella scheda figlia Bitec HDMI 2.0. Il TI TXS0102 voltagIl dispositivo traduttore di livello integra resistori pull-up interni in modo che non siano necessari resistori pull-up integrati.
Cronologia delle revisioni del documento per AN 837: Linee guida di progettazione per HDMI Intel FPGA IP
| Versione del documento | Cambiamenti |
| 2019.01.28 |
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| Data | Versione | Cambiamenti |
| Gennaio 2018 | 2018.01.22 | Versione iniziale.
Nota: questo documento contiene le linee guida di progettazione HDMI Intel FPGA che sono state rimosse da AN 745: Design Guidelines for DisplayPort and HDMI Interfaces e rinominate AN 745: Design Guidelines for Intel FPGA DisplayPort Interface. |
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ID: 683677
Versione: Numero di telefono: 2019-01-28
Documenti / Risorse
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Intel AN 837 Design Guidelines per HDMI FPGA IP [pdf] Guida utente AN 837 Linee guida di progettazione per HDMI FPGA IP, AN 837, Linee guida di progettazione per HDMI FPGA IP, Linee guida per HDMI FPGA IP, HDMI FPGA IP |
