F-Tile Interlaken Intel FPGA IP Design Example

Guida rapida

Il core IP FPGA Intel® di F-Tile Interlaken fornisce un testbench di simulazione. Un progetto hardware esample che supportano la compilazione e il test dell'hardware saranno disponibili nel software Intel Quartus® Prime Pro Edition versione 21.4. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto.
Il banco di prova e il design example supporta la modalità NRZ e PAM4 per i dispositivi F-tile. Il core IP FPGA Intel F-Tile Interlaken genera design example per le seguenti combinazioni supportate di numero di corsie e velocità dati.

Combinazioni IP supportate di numero di corsie e velocità dati
Le seguenti combinazioni sono supportate nel software Intel Quartus Prime Pro Edition versione 21.3. Tutte le altre combinazioni saranno supportate in una versione futura di Intel Quartus Prime Pro Edition.

Numero di corsie	Velocità di corsia (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	SÌ	–	SÌ	SÌ	–
6	–	–	–	SÌ	SÌ
8	–	–	SÌ	SÌ	–
10	–	–	SÌ	SÌ	–
12	–	SÌ	SÌ	SÌ	–

Figura 1. Fasi di sviluppo per il progetto esample

Nota: La compilazione e il test dell'hardware saranno disponibili nella versione 21.4 del software Intel Quartus Prime Pro Edition.
Il design del core IP FPGA Intel F-Tile Interlaken example supporta le seguenti funzionalità:

• Modalità loopback seriale interna da TX a RX
• Genera automaticamente pacchetti di dimensioni fisse
• Funzionalità di base per il controllo dei pacchetti
• Possibilità di utilizzare la console di sistema per reimpostare il progetto a scopo di test ripetuti

Figura 2. Diagramma a blocchi di alto livello

Informazioni correlate

• F-Tile Interlaken Intel FPGA IP Guida per l'utente
• F-Tile Interlaken Intel FPGA IP Note di rilascio

Requisiti hardware e software

Per testare l'example design, utilizzare il seguente hardware e software:

• Software Intel Quartus Prime Pro Edition versione 21.3
• Console di sistema
• Simulatore supportato:
  • Sinossi* VCS*
  • Sinossi VCS MX
  • Siemens* EDA ModelSim* SE o Questa*

Nota:  Supporto hardware per la progettazione esample sarà disponibile nel software Intel Quartus Prime Pro Edition versione 21.4.

Generazione del disegno

Figura 3. Procedura

Segui questi passaggi per generare il design esample e banco di prova:

1. Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime oppure fare clic su File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
2. Specifica la famiglia di dispositivi Agilex e seleziona il dispositivo con F-Tile per il tuo progetto.
3. Nel catalogo IP, individuare e fare doppio clic su F-Tile Interlaken Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
4. Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
5. Fare clic su OK. Viene visualizzato l'editor dei parametri.

Figura 4. Esample Scheda Progettazione

6. Nella scheda IP, specificare i parametri per la variazione del core IP.
7. Sull'esampNella scheda Progettazione, selezionare l'opzione Simulazione per generare il banco di prova.
Nota: l'opzione Synthesis è per hardware esample design, che sarà disponibile nel software Intel Quartus Prime Pro Edition versione 21.4.
8. Per il formato HDL generato, sono disponibili sia l'opzione Verilog che VHDL.
9. Fare clic su Genera esample Design. Il Select ExampViene visualizzata la finestra Design Directory.
10. Se si desidera modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (ilk_f_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory.
11. Fare clic su OK.

Nota: Nel design IP F-Tile Interlaken Intel FPGA example, un SystemPLL viene istanziato automaticamente e connesso al core IP FPGA Intel F-Tile Interlaken. Il percorso della gerarchia SystemPLL nella progettazione esample è:

example_design.test_env_inst.test_dut.dut.pll

Il SystemPLL nel design esample condivide lo stesso clock di riferimento a 156.26 MHz del ricetrasmettitore.

Struttura Directory

Il core IP FPGA Intel F-Tile Interlaken genera quanto segue files per il design esampon:
Figura 5. Struttura della directory

Tabella 2. Progettazione hardware esample File Descrizioni
Questi files sono nelample_installation_dir>/ilk_f_0_exampcartella le_design.

File Nomi	Descrizione
example_design.qpf	Progetto Intel Quartus Prime file.
example_design.qsf	Impostazioni del progetto Intel Quartus Prime file
example_design.sdcjtag_timing_template.sdc	Vincolo di progettazione sinossi file. Puoi copiare e modificare per il tuo design.
sysconsole_testbench.tcl	Principale file per accedere alla console di sistema

Nota: Supporto hardware per la progettazione esample sarà disponibile nel software Intel Quartus Prime Pro Edition versione 21.4.

Tabella 3. Banco di prova File Descrizione

Questo file è nelample_installation_dir>/ilk_f_0_example_design/ esampdirectory le_design/rtl.

File Nome	Descrizione
top_tb.sv	Banco di prova di alto livello file.

Tabella 4. Script del banco di prova

Questi files sono nelample_installation_dir>/ilk_f_0_example_design/ esampcartella le_design/testbench

File Nome	Descrizione
run_vcs.sh	Lo script Synopsys VCS per eseguire il testbench.
esegui_vcsmx.sh	Lo script Synopsys VCS MX per eseguire il testbench.
run_mentor.tcl	Lo script Siemens EDA ModelSim SE o Questa per eseguire il testbench.

Simulare il progetto esampil banco di prova

Figura 6. Procedura

Segui questi passaggi per simulare il banco di prova:

1. Al prompt dei comandi, passa alla directory di simulazione del banco di prova. Il percorso della directory èample_dir_installazione>/example_design/ banco di prova.
2. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Il tuo script dovrebbe verificare che i conteggi SOP e EOP corrispondano al termine della simulazione.

Tabella 5. Passaggi per eseguire la simulazione

Simulatore	Istruzioni
VCS	Nella riga di comando, digita:   sh esegui_vcs.sh
VCSMX	Nella riga di comando, digita:   sh esegui_vcsmx.sh
ModelSim SE o Questa	Nella riga di comando, digita:   vsim -do run_mentor.tcl Se preferisci simulare senza visualizzare la GUI di ModelSim, digita:   vsim -c -do run_mentor.tcl

3. Analizzare i risultati. Una simulazione riuscita invia e riceve pacchetti e visualizza "Test SUPERATO".

Il banco di prova per la progettazione esample completa le seguenti attività:

• Crea un'istanza del core IP FPGA Intel F-Tile Interlaken.
• Stampa lo stato PHY.
• Controlla la sincronizzazione del metaframe (SYNC_LOCK) e i limiti di parola (blocco) (WORD_LOCK).
• Attende che le singole corsie vengano bloccate e allineate.
• Inizia a trasmettere i pacchetti.
• Controlla le statistiche sui pacchetti:
  • Errori CRC24
  • Procedure operative standard
  • EOP

I seguenti sampl'output illustra un'esecuzione riuscita del test di simulazione:

Compilazione del disegno esample

1. Garantire l'exampla generazione del design è completa.
2. Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir_installazione>/example_design.qpf>.
3. Nel menu Elaborazione, fare clic su Avvia compilazione.

Design esample Descrizione

Il disegno esample dimostra le funzionalità del core IP di Interlaken.

Design esample Componenti

L'example design collega i clock di riferimento del sistema e del PLL ei componenti di progettazione richiesti. L'example design configura il core IP in modalità loopback interno e genera pacchetti sull'interfaccia di trasferimento dati utente IP core TX. Il core IP invia questi pacchetti sul percorso di loopback interno attraverso il ricetrasmettitore.
Dopo che il ricevitore core IP riceve i pacchetti sul percorso di loopback, elabora i pacchetti Interlaken e li trasmette sull'interfaccia di trasferimento dati utente RX. L'example design verifica che i pacchetti ricevuti e trasmessi corrispondano.
L'F-Tile Interlaken Intel IP design example include i seguenti componenti:

1. Core IP FPGA Intel F-Tile Interlaken
2. Generatore di pacchetti e controllo di pacchetti
3. Riferimento F-Tile e clock PLL di sistema Intel FPGA IP core

Segnali di interfaccia

Tabella 6. Progettazione esample Segnali di interfaccia

Nome della porta	Direzione	Larghezza (bit)	Descrizione
mgmt_clk	Ingresso	1	Ingresso orologio di sistema. La frequenza di clock deve essere di 100 MHz.
pll_ref_clk	Ingresso	1	Orologio di riferimento del ricetrasmettitore. Aziona il PLL CDR RX.
pin_rx	Ingresso	Numero di corsie	Pin dati ricevitore SERDES.
pin_tx	Produzione	Numero di corsie	Trasmetti pin dati SERDES.
rx_pin_n(1)	Ingresso	Numero di corsie	Pin dati ricevitore SERDES.
tx_pin_n(1)	Produzione	Numero di corsie	Trasmetti pin dati SERDES.
mac_clk_pll_ref	Ingresso	1	Questo segnale deve essere pilotato da un PLL e deve utilizzare la stessa sorgente di clock che pilota pll_ref_clk. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità PAM4.
usr_pb_reset_n	Ingresso	1	Ripristino del sistema.

(1) Disponibile solo nelle varianti PAM4.

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Registrati Mappa

Nota:

• Design esampl'indirizzo del registro inizia con 0x20** mentre l'indirizzo del registro principale IP di Interlaken inizia con 0x10**.
• L'indirizzo del registro PHY F-tile inizia con 0x30** mentre l'indirizzo del registro FEC F-tile inizia con 0x40**. Il registro FEC è disponibile solo in modalità PAM4.
• Codice di accesso: RO—Sola lettura e RW—Lettura/Scrittura.
• La console di sistema legge il design esample registra e segnala lo stato del test sullo schermo.

Tabella 7. Progettazione esample Registrati Mappa

Offset	Nome	Accesso	Descrizione
8:00	Prenotato
8:01	Prenotato
8:02	Ripristino del PLL di sistema	RO	I seguenti bit indicano la richiesta di ripristino del PLL del sistema e il valore di abilitazione: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	Corsia RX allineata	RO	Indica l'allineamento della corsia RX.
8:04	PAROLA bloccata	RO	[NUM_LANES–1:0] – Identificazione dei limiti delle parole (blocco).
8:05	Sincronizzazione bloccata	RO	[NUM_LANES–1:0] – Sincronizzazione metaframe.
8'h06 – 8'h09	Conteggio errori CRC32	RO	Indica il conteggio degli errori CRC32.
8'h0A	Conteggio errori CRC24	RO	Indica il conteggio degli errori CRC24.
8'h0B	Segnale di overflow/underflow	RO	I seguenti bit indicano: • Bit [3] – Segnale di underflow TX • Bit [2] – Segnale di overflow TX • Bit [1] – Segnale di overflow RX
8'h0C	Conteggio SOP	RO	Indica il numero di SOP.
8'h0D	Conteggio EOP	RO	Indica il numero di EOP
8'h0E	Conteggio errori	RO	Indica il numero dei seguenti errori: • Perdita dell'allineamento della corsia • Parola di controllo illegale • Schema di inquadratura illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivere 1 nel bit [0] per abilitare il segnale del generatore.
8:10	Errore di controllo		Indica l'errore del controllore. (Errore dati SOP, errore numero canale ed errore dati PLD)
8:11	Blocco PLL di sistema	RO	Il bit [0] indica l'indicazione di blocco PLL.
8:14	Conteggio SOP TX	RO	Indica il numero di SOP generati dal generatore di pacchetti.
8:15	Conteggio EOP TX	RO	Indica il numero di EOP generati dal generatore di pacchetti.
8:16	Pacchetto continuo	RW	Scrivere 1 nel bit [0] per abilitare il pacchetto continuo.
continua…

Offset	Nome	Accesso	Descrizione
8:39	Conteggio errori ECC	RO	Indica il numero di errori ECC.
8:40	Conteggio degli errori corretto da ECC	RO	Indica il numero di errori ECC corretti.
8:50	piastrella_tx_rst_n	WO	Riquadro reimpostato su SRC per TX.
8:51	piastrella_rx_rst_n	WO	Riquadro reimpostato su SRC per RX.
8:52	piastrella_tx_rst_ack_n	RO	Riconoscimento ripristino tile da SRC per TX.
8:53	piastrella_rx_rst_ack_n	RO	Riconoscimento ripristino tile da SRC per RX.

Reset

Nel core IP FPGA Intel F-Tile Interlaken, si avvia il ripristino (reset_n=0) e si tiene premuto finché il core IP non restituisce un riconoscimento di ripristino (reset_ack_n=0). Dopo che il ripristino è stato rimosso (reset_n=1), il riconoscimento del ripristino ritorna allo stato iniziale
(reset_ack_n=1). Nel disegno esample, un registro rst_ack_sticky contiene l'asserzione di riconoscimento del ripristino e quindi attiva la rimozione del ripristino (reset_n=1). È possibile utilizzare metodi alternativi che si adattano alle proprie esigenze di progettazione.

Importante: In qualsiasi scenario in cui è richiesto il loopback seriale interno, è necessario rilasciare TX e RX del riquadro F separatamente in un ordine specifico. Fare riferimento allo script della console di sistema per ulteriori informazioni.

Figura 7. Sequenza di ripristino in modalità NRZ

Figura 8. Sequenza di ripristino in modalità PAM4

F-Tile Interlaken Intel FPGA IP Design Example Guida per l'utente Archivi

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

Versione Intel Quartus Prime	Versione IP Core	Guida per l'utente
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Guida per l'utente

Cronologia delle revisioni del documento per F-Tile Interlaken Intel FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2021.10.04	21.3	3.0.0	• Aggiunto il supporto per nuove combinazioni di velocità di corsia. Per ulteriori informazioni, fare riferimento a Tabella: Combinazioni IP supportate di numero di corsie e velocità dati. • Aggiornato l'elenco dei simulatori supportati nella sezione: Requisiti hardware e software. • Aggiunti nuovi registri di reset nella sezione: Registrati Mappa.
2021.06.21	21.2	2.0.0	Versione iniziale.

Documenti / Risorse

Intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Guida utente F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design esample, IP Design Esample, Design Esample

Riferimenti

• Manuale d'uso