F Tile Serial Lite IV Intel FPGA IP Guida per l'utente

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F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente
Aggiornato per Intel® Quartus® Prime Design Suite: 22.1 Versione IP: 5.0.0

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UG-20324

ID: 683074 Versione: 2022.04.28

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1. Informazioni su F-Tile Serial Lite IV Intel® FPGA IP Guida dell'utente……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP sopraview…………………………………………………………. 6 2.1. Informazioni sul rilascio…………………………………………………………………………………..7 2.2. Funzionalità supportate………………………………………………………………………………….. 7 2.3. Livello di supporto della versione IP………………………………………………………………..8 2.4. Supporto del grado di velocità del dispositivo………………………………………………………………………..8 2.5. Utilizzo delle risorse e latenza……………………………………………………………………9 2.6. Efficienza della larghezza di banda…………………………………………………………………………………. 9
3. Per iniziare………………………………………………………………………………………………. 11 3.1. Installazione e licenza di Intel FPGA IP Core…………………………………………………… 11 3.1.1. Modalità di valutazione IP Intel FPGA…………………………………………………………. 11 3.2. Specifica dei parametri IP e delle opzioni……………………………………………………… 14 3.3. Generato File Struttura…………………………………………………………………………… 14 3.4. Simulazione di Intel FPGA IP Core………………………………………………… 16 3.4.1. Simulazione e verifica del progetto………………………………………………….. 17 3.5. Sintetizzare IP Core in altri strumenti EDA………………………………………………………. 17 3.6. Compilazione del progetto completo…………………………………………………………………………..18
4. Descrizione funzionale…………………………………………………………………………………….. 19 4.1. Percorso dati TX………………………………………………………………..20 4.1.1. Adattatore TX MAC………………………………………………………………………….. 21 4.1.2. Inserimento Word di Controllo (CW)…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. Codificatore TX MII…………………………………………………………………………….29 4.1.5. TX PCS e PMA………………………………………………………………………….. 30 4.2. Percorso dati RX………………………………………………………………. 30 4.2.1. RX PCS e PMA………………………………………………………………………….. 31 4.2.2. Decodificatore RX MII…………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. Allineamento RX………………………………………………………………………………….32 4.2.5. Rimozione CW RX……………………………………………………………………………35 4.3. Architettura F-Tile Serial Lite IV Intel FPGA IP Clock…………………………………………. 36 4.4. Ripristino e inizializzazione del collegamento………………………………………………………………………..37 4.4.1. Sequenza di ripristino e inizializzazione TX…………………………………………………. 38 4.4.2. Sequenza di reset e inizializzazione RX…………………………………………………. 39 4.5. Calcolo della velocità di collegamento e dell'efficienza della larghezza di banda……………………………………………….. 40
5. Parametri………………………………………………………………………………………………………. 42
6. Segnali dell'interfaccia IP Intel FPGA Serial Lite IV di F-Tile…………………………………………….. 44 6.1. Segnali orologio………………………………………………………………………………………….44 6.2. Segnali di reset………………………………………………………………………………………… 44 6.3. Segnali MAC………………………………………………………………………………………….. 45 6.4. Segnali di riconfigurazione del ricetrasmettitore……………………………………………………………… 48 6.5. Segnali PMA………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 2

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7. Progettazione con F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Linee guida per il ripristino…………………………………………………………………………………….. 51 7.2. Linee guida per la gestione degli errori…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Guida per l'utente Archivi…………………………………………. 52 9. Cronologia delle revisioni del documento per F-Tile Serial Lite IV Intel FPGA IP User Guide………53

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683074 | 2022.04.28 Invia feedback

1. Informazioni sulla Guida per l'utente dell'IP Intel® FPGA Serial Lite IV di F-Tile

Questo documento descrive le caratteristiche IP, la descrizione dell'architettura, i passaggi da generare e le linee guida per progettare l'IP FPGA Intel® F-Tile Serial Lite IV utilizzando i ricetrasmettitori F-tile nei dispositivi Intel AgilexTM.

Pubblico di destinazione

Questo documento è destinato ai seguenti utenti:
· Architetti design per effettuare la selezione IP durante la fase di pianificazione del design a livello di sistema
· Progettisti hardware quando integrano l'IP nella loro progettazione a livello di sistema
· Ingegneri di validazione durante le fasi di simulazione a livello di sistema e validazione hardware

Documenti correlati

La tabella seguente elenca altri documenti di riferimento relativi a F-Tile Serial Lite IV Intel FPGA IP.

Tabella 1.

Documenti correlati

Riferimento

F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente

Scheda tecnica del dispositivo Intel Agilex

Descrizione
Questo documento fornisce la generazione, le linee guida per l'uso e la descrizione funzionale del progetto IP FPGA Intel F-Tile Serial Lite IV example nei dispositivi Intel Agilex.
Questo documento descrive le caratteristiche elettriche, le caratteristiche di commutazione, le specifiche di configurazione e i tempi per i dispositivi Intel Agilex.

Tabella 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acronimi e glossario Elenco degli acronimi
Acronimo

Espansione Parola di controllo Reed-Solomon Avanti Correzione degli errori Supporto fisico Attacco Trasmettitore Ricevitore Impulso-Amplitude Modulazione a 4 livelli Non ritorno a zero

continua…

Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

Certificato ISO 9001: 2015

1. Informazioni su F-Tile Serial Lite IV Intel® FPGA IP Guida dell'utente 683074 | 2022.04.28

PZMII XGMII

Acronimo

Espansione Codifica fisica Sublayer Interfaccia indipendente dai supporti 10 Gigabit Interfaccia indipendente dai supporti

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F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 5

683074 | 2022.04.28 Invia feedback

2. F-Tile Serial Lite IV Intel FPGA IP sopraview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP è adatto per la comunicazione dati a larghezza di banda elevata per applicazioni chip-to-chip, board-to-board e backplane.

F-Tile Serial Lite IV Intel FPGA IP incorpora il controllo dell'accesso ai supporti (MAC), il sottolivello di codifica fisica (PCS) e i blocchi PMA (Physical Media Attachment). L'IP supporta velocità di trasferimento dati fino a 56 Gbps per corsia con un massimo di quattro corsie PAM4 o 28 Gbps per corsia con un massimo di 16 corsie NRZ. Questo IP offre larghezza di banda elevata, frame a basso overhead, basso numero di I/O e supporta un'elevata scalabilità sia in termini di numero di corsie che di velocità. Questo IP è anche facilmente riconfigurabile con il supporto di un'ampia gamma di velocità dati con la modalità PCS Ethernet del ricetrasmettitore F-tile.

Questo IP supporta due modalità di trasmissione:
· Modalità di base: si tratta di una modalità di streaming puro in cui i dati vengono inviati senza l'inizio del pacchetto, il ciclo vuoto e la fine del pacchetto per aumentare la larghezza di banda. L'IP accetta i primi dati validi come inizio di un burst.
· Modalità completa: questa è una modalità di trasferimento dei pacchetti. In questa modalità, l'IP invia un burst e un ciclo di sincronizzazione all'inizio e alla fine di un pacchetto come delimitatori.

F-Tile Serial Lite IV Diagramma a blocchi di alto livello

Avalon Streaming Interfaccia TX

F-Tile Serial Lite IV Intel FPGA IP
MACTX
TX USRIF_CTRL

64*n corsie bit (modalità NRZ)/ 2*n corsie bit (modalità PAM4)

MAC di trasmissione

INSERTO Adattatore

CODIFICA MII

PC personalizzati

TX PZ

TX MII

CODIFICA EMIB SCRAMBLER FEC

TX PM

n Lanes Bits (modalità PAM4)/n Lanes Bits (modalità NRZ)
Interfaccia seriale TX

Avalon Streaming Interfaccia RX
64*n corsie bit (modalità NRZ)/ 2*n corsie bit (modalità PAM4)

RX PZ

CWRMV

DESKOW

Io sono

& ALLINEA DECODIFICA

MII RX

EMI

DECODE BLOCK SYNC E DESCRAMBLER FEC

PMA RX

Responsabilità Sociale d'Impresa

Bit di corsie 2n (modalità PAM4)/ Bit di corsie n (modalità NRZ) Interfaccia seriale RX
Configurazione registro interfaccia mappata in memoria Avalon

Leggenda

Logica morbida

Logica dura

Certificato ISO 9001: 2015

2. F-Tile Serial Lite IV Intel FPGA IP sopraview Italiano: 683074 | 2022.04.28

Puoi generare F-Tile Serial Lite IV Intel FPGA IP design examples per saperne di più sulle caratteristiche IP. Fare riferimento a F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente.
Informazioni correlate · Descrizione funzionale a pagina 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente

2.1. Informazioni sul rilascio

Le versioni Intel FPGA IP corrispondono alle versioni del software Intel Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni.

Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:

· X indica un'importante revisione dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
· Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
· Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.

Tabella 3.

F-Tile Serial Lite IV Intel FPGA IP Informazioni sulla versione

Articolo Versione IP Versione Intel Quartus Prime Data di rilascio Codice d'ordine

5.0.0 22.1 2022.04.28 IP-SLITE4F

Descrizione

2.2. Funzionalità supportate
La tabella seguente elenca le funzionalità disponibili in F-Tile Serial Lite IV Intel FPGA IP:

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F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 7

2. F-Tile Serial Lite IV Intel FPGA IP sopraview Italiano: 683074 | 2022.04.28

Tabella 4.

Caratteristiche F-Tile Serial Lite IV Intel FPGA IP

Caratteristica

Descrizione

Trasferimento dati

· Per la modalità PAM4:
— FHT supporta solo 56.1, 58 e 116 Gbps per corsia con un massimo di 4 corsie.
— FGT supporta fino a 58 Gbps per corsia con un massimo di 12 corsie.
Fare riferimento alla Tabella 18 a pagina 42 per ulteriori dettagli sulle velocità dati del ricetrasmettitore supportate per la modalità PAM4.
· Per la modalità NRZ:
— FHT supporta solo 28.05 e 58 Gbps per corsia con un massimo di 4 corsie.
— FGT supporta fino a 28.05 Gbps per corsia con un massimo di 16 corsie.
Fare riferimento alla Tabella 18 a pagina 42 per ulteriori dettagli sulle velocità dati del ricetrasmettitore supportate per la modalità NRZ.
· Supporta le modalità di streaming continuo (di base) oa pacchetto (completo).
· Supporta pacchetti frame a basso sovraccarico.
· Supporta il trasferimento di granularità in byte per ogni dimensione di burst.
· Supporta l'allineamento delle corsie avviato dall'utente o automatico.
· Supporta il periodo di allineamento programmabile.

· Utilizza la logica IP hard che si interfaccia con i ricetrasmettitori Intel Agilex F-tile per la riduzione delle risorse della logica soft.
· Supporta la modalità di modulazione PAM4 per la specifica 100GBASE-KP4. RS-FEC è sempre abilitato in questa modalità di modulazione.
· Supporta NRZ con modalità di modulazione RS-FEC opzionale.
· Supporta la decodifica della codifica 64b/66b.

Rilevamento e gestione degli errori

· Supporta il controllo degli errori CRC sui percorsi dati TX e RX. · Supporta il controllo degli errori del collegamento RX. · Supporta il rilevamento degli errori RX PCS.

Interfacce

· Supporta solo il trasferimento di pacchetti full duplex con collegamenti indipendenti.
· Utilizza l'interconnessione punto-punto a più dispositivi FPGA con bassa latenza di trasferimento.
· Supporta i comandi definiti dall'utente.

2.3. Livello di supporto della versione IP

Il software Intel Quartus Prime e il supporto del dispositivo Intel FPGA per F-Tile Serial Lite IV Intel FPGA IP è il seguente:

Tabella 5.

Versione IP e livello di supporto

Intel QuartusPrime 22.1

Dispositivo Ricetrasmettitori Intel Agilex F-tile

Versione IP Simulazione Compilazione Progettazione hardware

5.0.0

2.4. Supporto del grado di velocità del dispositivo
F-Tile Serial Lite IV Intel FPGA IP supporta i seguenti livelli di velocità per i dispositivi Intel Agilex F-tile: · Grado di velocità del ricetrasmettitore: -1, -2 e -3 · Grado di velocità del core: -1, -2 e - 3

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2. F-Tile Serial Lite IV Intel FPGA IP sopraview Italiano: 683074 | 2022.04.28

Informazioni correlate
Scheda tecnica del dispositivo Intel Agilex Ulteriori informazioni sulla velocità dati supportata nei ricetrasmettitori Intel Agilex F-tile.

2.5. Utilizzo delle risorse e latenza

Le risorse e la latenza per F-Tile Serial Lite IV Intel FPGA IP sono state ottenute dalla versione software Intel Quartus Prime Pro Edition 22.1.

Tabella 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Utilizzo delle risorse
La misurazione della latenza si basa sulla latenza di andata e ritorno dall'input del core TX all'output del core RX.

Tipo di ricetrasmettitore

Variante

Numero di corsie dati Modalità RS-FEC ALM

Latenza (ciclo di clock del core TX)

FGT

28.05 Gbps NRZ 16

Base Disabili 21,691 65

Interi Disabili 22,135 65

Base Abilitato 21,915 189

Completamente abilitato 22,452 189

PAM58 da 4 Gbit/s 12

Base Abilitato 28,206 146

Completamente abilitato 30,360 146

FHT

NRZ da 58 Gbps

Base Abilitato 15,793 146

Completamente abilitato 16,624 146

PAM58 da 4 Gbit/s 4

Base Abilitato 15,771 154

Completamente abilitato 16,611 154

PAM116 da 4 Gbit/s 4

Base Abilitato 21,605 128

Completamente abilitato 23,148 128

2.6. Efficienza della larghezza di banda

Tabella 7.

Efficienza della larghezza di banda

Variabili Modalità ricetrasmettitore

PAM4

Modalità streaming RS-FEC

Completamente abilitato

Di base abilitato

Velocità in bit dell'interfaccia seriale in Gbps (RAW_RATE)
Dimensione burst di un trasferimento in numero di parole (BURST_SIZE) (1)
Periodo di allineamento nel ciclo di clock (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Impostazioni

Zona di sicurezza non regolamentata

Pieno

Disabilitato

Abilitato

28.0

2,048

4,096

Di base Disabilitato 28.0

Abilitato 28.0

4,194,304

4,096

4,096 continua...

(1) BURST_SIZE per la modalità Basic si avvicina all'infinito, quindi viene utilizzato un numero elevato.

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2. F-Tile Serial Lite IV Intel FPGA IP sopraview Italiano: 683074 | 2022.04.28

Variabili

Impostazioni

codifica 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead di una dimensione burst in numero di parole (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Periodo dell'indicatore di allineamento 81,915 nel ciclo di clock (ALIGN_MARKER_PERIOD)

81,915

81,916

Larghezza del contrassegno di allineamento in 5

ciclo dell'orologio

(ALIGN_MARKER_WIDTH)

Efficienza della larghezza di banda (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tasso effettivo (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frequenza di clock utente massima (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Informazioni correlate Calcolo della velocità di collegamento e dell'efficienza della larghezza di banda a pagina 40

(2) In modalità completa, la dimensione BURST_SIZE_OVHD include le parole di controllo accoppiate START/END in un flusso di dati.
(3) Per la modalità di base, BURST_SIZE_OVHD è 0 perché non c'è START/END durante lo streaming.
(4) Fare riferimento a Link Rate and Bandwidth Efficiency Calculation per il calcolo dell'efficienza della larghezza di banda.
(5) Fare riferimento a Calcolo della velocità di collegamento e dell'efficienza della larghezza di banda per il calcolo della velocità effettiva.
(6) Fare riferimento a Link Rate e Calcolo dell'efficienza della larghezza di banda per il calcolo della frequenza massima di clock dell'utente.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 10

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3. Per iniziare

3.1. Installazione e licenza di Intel FPGA IP Core

L'installazione del software Intel Quartus Prime include la libreria Intel FPGA IP. Questa libreria fornisce molti core IP utili per l'utilizzo in produzione senza la necessità di una licenza aggiuntiva. Alcuni core Intel FPGA IP richiedono l'acquisto di una licenza separata per l'uso in produzione. La modalità di valutazione IP Intel FPGA consente di valutare questi core IP Intel FPGA con licenza in simulazione e hardware, prima di decidere di acquistare una licenza core IP di produzione completa. Devi solo acquistare una licenza di produzione completa per i core IP Intel con licenza dopo aver completato il test dell'hardware e sei pronto per utilizzare l'IP in produzione.

Il software Intel Quartus Prime installa i core IP nelle seguenti posizioni per impostazione predefinita:

Figura 2.

Percorso di installazione IP Core
intelFPGA(_pro) quartus – Contiene il software Intel Quartus Prime ip – Contiene la libreria Intel FPGA IP e i core IP di terze parti altera – Contiene il codice sorgente della libreria Intel FPGA IP – Contiene l'origine IP Intel FPGA files

Tabella 8.

Posizioni di installazione IP Core

Posizione

Software

:intelFPGA_proquartusipaltera

Edizione Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Piattaforma Windows* Linux*

Nota:

Il software Intel Quartus Prime non supporta gli spazi nel percorso di installazione.

3.1.1. Modalità di valutazione IP Intel FPGA
La modalità di valutazione IP Intel FPGA gratuita consente di valutare i core IP Intel FPGA con licenza in simulazione e hardware prima dell'acquisto. La modalità di valutazione Intel FPGA IP supporta le seguenti valutazioni senza licenza aggiuntiva:
· Simula il comportamento di un core Intel FPGA IP con licenza nel tuo sistema. · Verificare la funzionalità, le dimensioni e la velocità del core IP in modo rapido e semplice. · Generare una programmazione del dispositivo a tempo limitato files per progetti che includono core IP. · Programma un dispositivo con il tuo core IP e verifica il tuo progetto nell'hardware.

Certificato ISO 9001: 2015

3. Per iniziare
Italiano: 683074 | 2022.04.28
La modalità di valutazione IP Intel FPGA supporta le seguenti modalità operative:
· Tethered: consente di eseguire il progetto contenente l'IP Intel FPGA con licenza a tempo indeterminato con una connessione tra la scheda e il computer host. La modalità tethered richiede un gruppo di azione di test congiunto seriale (JTAG) cavo collegato tra il JTAG sulla scheda e sul computer host, che esegue Intel Quartus Prime Programmer per la durata del periodo di valutazione dell'hardware. Il programmatore richiede solo un'installazione minima del software Intel Quartus Prime e non richiede alcuna licenza Intel Quartus Prime. Il computer host controlla il tempo di valutazione inviando un segnale periodico al dispositivo tramite JTAG porta. Se tutti i core IP con licenza nella progettazione supportano la modalità tethered, il tempo di valutazione viene eseguito fino alla scadenza di qualsiasi valutazione del core IP. Se tutti i core IP supportano un tempo di valutazione illimitato, il dispositivo non va in timeout.
· Untethered: consente di eseguire il progetto contenente l'IP concesso in licenza per un periodo di tempo limitato. Il core IP torna alla modalità senza vincoli se il dispositivo si disconnette dal computer host che esegue il software Intel Quartus Prime. Il core IP torna alla modalità untethered anche se qualsiasi altro core IP con licenza nel progetto non supporta la modalità tethered.
Quando il tempo di valutazione scade per qualsiasi IP Intel FPGA con licenza nel progetto, il progetto smette di funzionare. Tutti i core IP che utilizzano la modalità di valutazione IP Intel FPGA vanno in timeout contemporaneamente quando si verifica il timeout di qualsiasi core IP nella progettazione. Allo scadere del tempo di valutazione, è necessario riprogrammare il dispositivo FPGA prima di continuare la verifica dell'hardware. Per estendere l'uso del core IP per la produzione, acquistare una licenza di produzione completa per il core IP.
È necessario acquistare la licenza e generare una chiave di licenza di produzione completa prima di poter generare una programmazione del dispositivo illimitata file. Durante la modalità di valutazione IP Intel FPGA, il compilatore genera solo una programmazione del dispositivo limitata nel tempo file ( _time_limited.sof) che scade alla scadenza.

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Figura 3.

Flusso della modalità di valutazione IP Intel FPGA
Installa il software Intel Quartus Prime con la libreria IP Intel FPGA

Parametrizza e istanzia un Intel FPGA IP Core con licenza

Verifica l'IP in un simulatore supportato

Compilare il progetto nel software Intel Quartus Prime

Genera una programmazione del dispositivo a tempo limitato File

Programmare il dispositivo Intel FPGA e verificare il funzionamento sulla scheda
Nessun IP pronto per l'uso in produzione?
Sì Acquista una produzione completa
Licenza IP

Nota:

Includi la proprietà intellettuale con licenza nei prodotti commerciali
Fare riferimento alla guida per l'utente di ciascun core IP per i passaggi di parametrizzazione e i dettagli di implementazione.
Intel concede in licenza i core IP su base perpetua per postazione. Il canone di licenza include la manutenzione e il supporto per il primo anno. È necessario rinnovare il contratto di manutenzione per ricevere aggiornamenti, correzioni di bug e supporto tecnico oltre il primo anno. È necessario acquistare una licenza di produzione completa per i core Intel FPGA IP che richiedono una licenza di produzione, prima di generare la programmazione files che puoi utilizzare per un tempo illimitato. Durante la modalità di valutazione IP Intel FPGA, il compilatore genera solo una programmazione del dispositivo limitata nel tempo file ( _time_limited.sof) che scade alla scadenza. Per ottenere le chiavi di licenza di produzione, visitare il Centro licenze self-service Intel FPGA.
I contratti di licenza del software Intel FPGA regolano l'installazione e l'uso di core IP con licenza, il software di progettazione Intel Quartus Prime e tutti i core IP senza licenza.

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Informazioni correlate · Intel FPGA Licensing Support Center · Introduzione all'installazione e alla licenza del software Intel FPGA
3.2. Specifica dei parametri IP e delle opzioni
L'editor dei parametri IP consente di configurare rapidamente la variazione IP personalizzata. Utilizzare i passaggi seguenti per specificare le opzioni e i parametri IP nel software Intel Quartus Prime Pro Edition.
1. Se non disponi già di un progetto Intel Quartus Prime Pro Edition in cui integrare il tuo F-Tile Serial Lite IV Intel FPGA IP, devi crearne uno. un. In Intel Quartus Prime Pro Edition, fare clic su File Creazione guidata nuovo progetto per creare un nuovo progetto Quartus Prime, oppure File Apri progetto per aprire un progetto Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo. b. Specificare la famiglia di dispositivi Intel Agilex e selezionare un dispositivo F-tile di produzione che soddisfi i requisiti del grado di velocità per l'IP. c. Fare clic su Fine.
2. Nel catalogo IP, individuare e selezionare F-Tile Serial Lite IV Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
3. Specificare un nome di primo livello per la nuova variante IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
4. Fare clic su OK. Viene visualizzato l'editor dei parametri. 5. Specificare i parametri per la variazione IP. Fare riferimento alla sezione Parametri per
informazioni sui parametri IP F-Tile Serial Lite IV Intel FPGA. 6. Facoltativamente, per generare un testbench di simulazione o una compilazione e un progetto hardware
example, seguire le istruzioni nel Design Example Guida per l'utente. 7. Fare clic su Genera HDL. Viene visualizzata la finestra di dialogo Generazione. 8. Specificare l'output file opzioni di generazione, quindi fare clic su Genera. La variazione dell'IP
files generano secondo le vostre specifiche. 9. Fare clic su Fine. L'editor dei parametri aggiunge il .ip di primo livello file alla corrente
progetto automaticamente. Se ti viene chiesto di aggiungere manualmente il file .ip file al progetto, fare clic su Aggiungi/Rimuovi progetto Files in Project per aggiungere il file file. 10. Dopo aver generato e istanziato la variazione IP, effettuare le assegnazioni dei pin appropriate per connettere le porte e impostare eventuali parametri RTL appropriati per istanza.
Informazioni correlate Parametri a pagina 42
3.3. Generato File Struttura
Il software Intel Quartus Prime Pro Edition genera il seguente output IP file struttura.
Per informazioni sul file struttura del disegno esample, fare riferimento a F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 14

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Figura 4. IP FPGA Intel F-Tile Serial Lite IV generato Files
.ip – Integrazione IP file

Variazione dell'IP files

_ Variazione dell'IP files

example_design

.cmp – Dichiarazione del componente VHDL file _bb.v – Verilog HDL scatola nera sintesi EDA file _inst.v e .vhd – Sample modelli di istanziazione .xml - Rapporto XML file

Exampposizione del file per il design del core IP esample fileS. La posizione predefinita è esample_design, ma ti viene chiesto di specificare un percorso diverso.

.qgsimc – Elenca i parametri di simulazione per supportare la rigenerazione incrementale .qgsynthc – Elenca i parametri di sintesi per supportare la rigenerazione incrementale

.qip – Elenca la sintesi IP files

_generation.rpt - Rapporto di generazione IP

.sopcinfo- Integrazione della catena di strumenti software file .html- Dati di connessione e mappa di memoria

.csv – Assegnazione pin file

.spd – Combina i singoli script di simulazione

Sim Simulazione files

synth sintesi IP files

.v Simulazione di primo livello file

.v Sintesi IP di primo livello file

Script del simulatore

Librerie di subcore

sintetizzatore
Sintesi del subcore files

sim
Simulazione di subcore files

Tabella 9.

F-Tile Serial Lite IV Intel FPGA IP generato Files

File Nome

Descrizione

.ip

Il sistema Platform Designer o la variazione IP di livello superiore file. è il nome che dai alla tua variante IP.

.cmp

La dichiarazione del componente VHDL (.cmp) file è un testo file che contiene definizioni generiche e di porta locali che è possibile utilizzare nella progettazione VHDL files.

.html

Un report che contiene informazioni sulla connessione, una mappa di memoria che mostra l'indirizzo di ogni slave rispetto a ogni master a cui è collegato e le assegnazioni dei parametri.

_generazione.rpt

Log di generazione IP o Platform Designer file. Un riepilogo dei messaggi durante la generazione IP.

.qgsimc

Elenca i parametri di simulazione per supportare la rigenerazione incrementale.

.qgsynthc

Elenca i parametri di sintesi per supportare la rigenerazione incrementale.

.qip

Contiene tutte le informazioni necessarie sul componente IP per integrare e compilare il componente IP nel software Intel Quartus Prime.
continua…

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File Nome .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.vo .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Descrizione
Descrive le connessioni e le parametrizzazioni dei componenti IP nel sistema Platform Designer. È possibile analizzarne il contenuto per ottenere i requisiti quando si sviluppano driver software per componenti IP. Gli strumenti a valle come la catena di utensili Nios® II lo utilizzano file. Il file .sopcinfo file e il sistema.h file generati per la catena di strumenti Nios II includono informazioni sulla mappa degli indirizzi per ogni slave relativo a ogni master che accede allo slave. Diversi master possono avere una diversa mappa degli indirizzi per accedere a un particolare componente slave.
Contiene informazioni sullo stato di aggiornamento del componente IP.
Input richiesto file per ip-make-simscript per generare script di simulazione per simulatori supportati. Il .spd file contiene un elenco di fileViene generato per la simulazione, insieme alle informazioni sui ricordi che è possibile inizializzare.
Puoi usare la scatola nera di Verilog (_bb.v) file come dichiarazione di modulo vuota da utilizzare come scatola nera.
HDL esampmodello di istanziazione le. Puoi copiare e incollare il contenuto di questo file nel tuo HDL file per istanziare la variazione IP.
Se l'IP contiene informazioni sul registro, .regmap file genera. Il file .regmap file descrive le informazioni sulla mappa dei registri delle interfacce master e slave. Questo file integra il file .sopcinfo file fornendo informazioni di registro più dettagliate sul sistema. Ciò abilita la visualizzazione del registro viewe statistiche personalizzabili dall'utente nella console di sistema.
Consente agli strumenti di debug del sistema HPS (hard processor system) di view le mappe di registro delle periferiche connesse ad HPS in un sistema Platform Designer. Durante la sintesi, il file .svd fileI messaggi di posta elettronica per le interfacce slave visibili ai master della console di sistema sono archiviati nel file .sof file nella sezione debug. La console di sistema legge questa sezione, che Platform Designer può richiedere per le informazioni sulla mappa del registro. Per gli slave di sistema, Platform Designer può accedere ai registri per nome.
L'HDL è un ormone che si trova in una zona a rischio di estinzione. files che istanziano ogni sottomodulo o IP figlio per la sintesi o la simulazione.
Contiene uno script ModelSim*/QuestaSim* msim_setup.tcl per configurare ed eseguire una simulazione.
Contiene uno script di shell vcs_setup.sh per configurare ed eseguire una simulazione VCS*. Contiene uno script di shell vcsmx_setup.sh e synopsys_sim.setup file per configurare ed eseguire una simulazione VCS MX.
Contiene uno script di shell xcelium_setup.sh e altre impostazioni files per impostare ed eseguire la simulazione Xcelium*.
Contiene HDL files per i sottomoduli IP.
Per ogni directory IP figlio generata, Platform Designer genera le sottodirectory synth/ e sim/.

3.4. Simulazione di core IP FPGA Intel
Il software Intel Quartus Prime supporta la simulazione IP core RTL in specifici simulatori EDA. La generazione IP crea facoltativamente la simulazione files, compreso il modello di simulazione funzionale, qualsiasi banco di prova (o esample design) e script di configurazione del simulatore specifici del fornitore per ciascun core IP. Puoi utilizzare il modello di simulazione funzionale e qualsiasi banco di prova o example design per la simulazione. L'output della generazione IP può anche includere script per compilare ed eseguire qualsiasi testbench. Gli script elencano tutti i modelli o le librerie necessarie per simulare il core IP.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 16

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3. Per iniziare 683074 | 2022.04.28

Il software Intel Quartus Prime fornisce l'integrazione con molti simulatori e supporta più flussi di simulazione, inclusi i propri flussi di simulazione con script e personalizzati. Indipendentemente dal flusso scelto, la simulazione core IP prevede i seguenti passaggi:
1. Genera IP HDL, testbench (o example design) e lo script di configurazione del simulatore files.
2. Configurare l'ambiente del simulatore e gli eventuali script di simulazione.
3. Compilare librerie di modelli di simulazione.
4. Esegui il tuo simulatore.

3.4.1. Simulazione e verifica del progetto

Per impostazione predefinita, l'editor dei parametri genera script specifici del simulatore contenenti comandi per compilare, elaborare e simulare modelli IP Intel FPGA e libreria di modelli di simulazione fileS. Puoi copiare i comandi nello script del testbench di simulazione o modificarli files per aggiungere comandi per la compilazione, l'elaborazione e la simulazione del progetto e del banco di prova.

Tabella 10. Script di simulazione Intel FPGA IP Core

Simulatore

File Elenco

ModelloSim

_sim/mentore

Questa Sim

VCS

_sim/synopsys/vcs

VCSMX

_sim/synopsys/vcsmx

Xcelio

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetizzazione dei core IP in altri strumenti EDA
Facoltativamente, utilizzare un altro strumento EDA supportato per sintetizzare un progetto che includa core IP FPGA Intel. Quando si genera la sintesi core IP fileDa utilizzare con strumenti di sintesi EDA di terze parti, è possibile creare una netlist di stima dell'area e dei tempi. Per abilitare la generazione, attiva Crea stime di tempi e risorse per strumenti di sintesi EDA di terze parti durante la personalizzazione della variazione IP.
La netlist di stima dell'area e dei tempi descrive la connettività e l'architettura di base dell'IP, ma non include dettagli sulla vera funzionalità. Queste informazioni consentono ad alcuni strumenti di sintesi di terze parti di riportare meglio le stime di area e temporizzazione. Inoltre, gli strumenti di sintesi possono utilizzare le informazioni sui tempi per ottenere ottimizzazioni basate sui tempi e migliorare la qualità dei risultati.
Il software Intel Quartus Prime genera il file _syn.v netlist file in formato Verilog HDL, indipendentemente dall'output file formato specificato. Se usi questa netlist per la sintesi, devi includere l'IP core wrapper file .vo .vhd nel progetto Intel Quartus Prime.

(7) Se non è stata impostata l'opzione dello strumento EDA, che consente di avviare simulatori EDA di terze parti dal software Intel Quartus Prime, eseguire questo script nella console Tcl del simulatore ModelSim o QuestaSim (non nel software Intel Quartus Prime Tcl console) per evitare errori.

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3. Per iniziare 683074 | 2022.04.28
3.6. Compilazione del progetto completo
È possibile utilizzare il comando Avvia compilazione nel menu Elaborazione nel software Intel Quartus Prime Pro Edition per compilare il progetto.

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683074 | 2022.04.28 Invia feedback

4. Descrizione funzionale

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP è costituito da MAC ed Ethernet PCS. Il MAC comunica con il PCS personalizzato tramite interfacce MII.

L'IP supporta due modalità di modulazione:
· PAM4–Fornisce un numero di corsie da 1 a 12 per la selezione. L'IP istanzia sempre due canali PCS per ciascuna corsia in modalità di modulazione PAM4.
· NRZ–Fornisce un numero di corsie da 1 a 16 per la selezione.

Ogni modalità di modulazione supporta due modalità dati:
· Modalità di base: si tratta di una modalità di streaming puro in cui i dati vengono inviati senza l'inizio del pacchetto, il ciclo vuoto e la fine del pacchetto per aumentare la larghezza di banda. L'IP accetta i primi dati validi come inizio di un burst.

Trasferimento dati in modalità di base tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Certificato ISO 9001: 2015

4. Descrizione funzionale 683074 | 2022.04.28

Figura 6.

· Modalità completa: questo è il trasferimento dati in modalità pacchetto. In questa modalità, l'IP invia un burst e un ciclo di sincronizzazione all'inizio e alla fine di un pacchetto come delimitatori.

Trasferimento dati in modalità completa tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informazioni correlate · F-Tile Serial Lite IV Intel FPGA IP Overview a pagina 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente

4.1. Percorso dati TX
Il percorso dati TX è costituito dai seguenti componenti: · Adattatore MAC · Blocco di inserimento della parola di controllo · CRC · Encoder MII · Blocco PCS · Blocco PMA

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 20

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4. Descrizione funzionale 683074 | 2022.04.28
Figura 7. Percorso dati TX

Dalla logica utente

MAC di trasmissione

Interfaccia streaming di Avalon

Adattatore MAC

Inserimento parola di controllo

CRC

Codificatore MII

Interfaccia MII PC personalizzati
PC e PMA

Interfaccia seriale TX ad altri dispositivi FPGA

4.1.1. Adattatore MAC TX
L'adattatore TX MAC controlla la trasmissione dei dati alla logica utente utilizzando l'interfaccia di streaming Avalon®. Questo blocco supporta la trasmissione di informazioni definite dall'utente e il controllo del flusso.

Trasferimento di informazioni definite dall'utente

In modalità completa, l'IP fornisce il segnale tx_is_usr_cmd che è possibile utilizzare per avviare il ciclo di informazioni definito dall'utente come la trasmissione XOFF/XON alla logica utente. È possibile avviare il ciclo di trasmissione delle informazioni definito dall'utente affermando questo segnale e trasferire le informazioni utilizzando tx_avs_data insieme all'asserzione dei segnali tx_avs_startofpacket e tx_avs_valid. Il blocco deasserisce quindi tx_avs_ready per due cicli.

Nota:

La funzione di informazioni definite dall'utente è disponibile solo in modalità completa.

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 8.

Controllo del flusso

Ci sono condizioni in cui il TX MAC non è pronto a ricevere dati dalla logica utente come durante il processo di riallineamento del collegamento o quando non ci sono dati disponibili per la trasmissione dalla logica utente. Per evitare la perdita di dati a causa di queste condizioni, l'IP utilizza il segnale tx_avs_ready per controllare il flusso di dati dalla logica utente. L'IP deasserisce il segnale quando si verificano le seguenti condizioni:
· Quando tx_avs_startofpacket viene asserito, tx_avs_ready viene deasserito per un ciclo di clock.
· Quando tx_avs_endofpacket viene asserito, tx_avs_ready viene deasserito per un ciclo di clock.
· Quando viene asserito un qualsiasi CW accoppiato, tx_avs_ready viene deasserito per due cicli di clock.
· Quando si verifica l'inserimento del marker di allineamento RS-FEC nell'interfaccia PCS personalizzata, tx_avs_ready viene deasserito per quattro cicli di clock.
· Ogni 17 cicli di clock del core Ethernet in modalità di modulazione PAM4 e ogni 33 cicli di clock del core Ethernet in modalità di modulazione NRZ. Il tx_avs_ready viene deasserito per un ciclo di clock.
· Quando la logica utente deasserisce tx_avs_valid durante l'assenza di trasmissione dati.

I seguenti diagrammi di temporizzazione sono esample dell'adattatore TX MAC utilizzando tx_avs_ready per il controllo del flusso di dati.

Controllo del flusso con tx_avs_valid Deassertion e START/END CW accoppiati

tx_core_clkout

tx_avs_valid tx_avs_data

Il 1 Il 2 Il 3

Il segnale valido deasserisce

RE5 RE6

tx_avs_ready tx_avs_startofpacket

Il segnale pronto deasserisce per due cicli per inserire END-STRT CW

tx_avs_endofpacket

usrif_data

Il 1 Il 2 Il 3

Dati_CW

DN FINE STRT D0 D1 D2 D3 VUOTO D4

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 9.

Controllo del flusso con inserimento del marker di allineamento
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

Il controllo del flusso con i CW accoppiati START/END coincide con l'inserimento del marker di allineamento

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINE STRT D0

Dati_CW

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINE STRT D0

Dati_CRC

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINE STRT D0

Dati_MII

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINE STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

FINE INIZIO D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Inserimento parola di controllo (CW).
F-Tile Serial Lite IV Intel FPGA IP costruisce CW in base ai segnali di ingresso dalla logica utente. I CW indicano delimitatori di pacchetti, informazioni sullo stato della trasmissione o dati utente al blocco PCS e sono derivati dai codici di controllo XGMII.
La tabella seguente mostra la descrizione dei CW supportati:

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4. Descrizione funzionale 683074 | 2022.04.28

Tabella 11.
INIZIO FINE ALLINEAMENTO

Descrizione delle CW supportate

Numero di parole (1 parola

= 64 bit)

SÌ

VUOTO_CYC

SÌ

OZIARE

DATI

SÌ

In banda

Descrizione
Inizio del delimitatore di dati. Fine del delimitatore di dati. Parola di controllo (CW) per l'allineamento RX. Ciclo vuoto in un trasferimento di dati. IDLE (fuori banda). Carico utile.

Tabella 12. Descrizione del campo CW
Campo RSVD num_valid_bytes_eob
VUOTO eop sop seop allinea CRC32 usr

Descrizione
Campo riservato. Può essere utilizzato per l'estensione futura. Legato a 0.
Numero di byte validi nell'ultima parola (64 bit). Questo è un valore a 3 bit. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Numero di parole non valide alla fine di un burst.
Indica l'interfaccia di streaming RX Avalon per asserire un segnale di fine pacchetto.
Indica l'interfaccia di streaming RX Avalon per asserire un segnale di inizio pacchetto.
Indica l'interfaccia di streaming RX Avalon per affermare un inizio pacchetto e una fine pacchetto nello stesso ciclo.
Controllare l'allineamento RX.
I valori del CRC calcolato.
Indica che la parola di controllo (CW) contiene informazioni definite dall'utente.

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4. Descrizione funzionale 683074 | 2022.04.28

4.1.2.1. Inizio del burst CW

Figura 11. Formato CW di inizio burst

INIZIO

63:56

RSVD

55:48

RSVD

47:40

RSVD

dati

dalle 39:32 alle 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

canale

7:0

'hFB(INIZIO)

controllo 7:0

Tabella 13.

In modalità completa, puoi inserire lo START CW asserendo il segnale tx_avs_startofpacket. Quando asseri solo il segnale tx_avs_startofpacket, viene impostato il bit sop. Quando asseri entrambi i segnali tx_avs_startofpacket e tx_avs_endofpacket, viene impostato il bit seop.

INIZIA i valori del campo CW
Contento di campo / seop
usr (8)
allineare

Valore

A seconda del segnale tx_is_usr_cmd:

1: quando tx_is_usr_cmd = 1

0: quando tx_is_usr_cmd = 0

In modalità Basic, il MAC invia un START CW dopo che il ripristino è stato deasserito. Se non sono disponibili dati, il MAC invia continuamente EMPTY_CYC accoppiato con END e START CW finché non inizi a inviare dati.

4.1.2.2. CW di fine raffica

Figura 12. Formato CW di fine raffica

FINE

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dati 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

VUOTO

7:0

RSVD

num_valid_bytes_eob

controllare

7:0

(8) Questo è supportato solo in modalità completa.
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4. Descrizione funzionale 683074 | 2022.04.28

Tabella 14.

Il MAC inserisce END CW quando viene affermato il tx_avs_endofpacket. END CW contiene il numero di byte validi nell'ultima parola dati e le informazioni CRC.

Il valore CRC è un risultato CRC a 32 bit per i dati tra START CW e la parola dati prima di END CW.

La tabella seguente mostra i valori dei campi in END CW.

END Valori campo CW
Campo eop CRC32 num_valid_bytes_eob

Valore 1
Valore calcolato CRC32. Numero di byte validi nell'ultima parola dati.

4.1.2.3. Allineamento accoppiato CW

Figura 13. Formato CW accoppiato di allineamento

ALIGN CW Accoppia con START/END

Interfaccia XGMII a 64+8 bit

INIZIO

63:56

RSVD

55:48

RSVD

47:40

RSVD

dati

dalle 39:32 alle 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

controllo 7:0

Interfaccia XGMII a 64+8 bit

FINE

63:56

'hFD

55:48

RSVD

47:40

RSVD

dati

dalle 39:32 alle 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

controllo 7:0

ALIGN CW è un CW accoppiato con START/END o END/START CW. È possibile inserire il CW accoppiato ALIGN affermando il segnale tx_link_reinit, impostando il contatore del periodo di allineamento o avviando un ripristino. Quando viene inserito il CW accoppiato ALIGN, il campo align viene impostato su 1 per avviare il blocco di allineamento del ricevitore per verificare l'allineamento dei dati su tutte le corsie.

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4. Descrizione funzionale 683074 | 2022.04.28

Tabella 15.

ALLINEA i valori del campo CW
Allineamento del campo
eop sop usr seop

Valore 1 0 0 0 0

4.1.2.4. CW a ciclo vuoto

Figura 14. Formato CW a ciclo vuoto

EMPTY_CYC Accoppia con END/START

Interfaccia XGMII a 64+8 bit

FINE

63:56

'hFD

55:48

RSVD

47:40

RSVD

dati

dalle 39:32 alle 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

controllo 7:0

Interfaccia XGMII a 64+8 bit

INIZIO

63:56

RSVD

55:48

RSVD

47:40

RSVD

dati

dalle 39:32 alle 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

controllo 7:0

Tabella 16.

Quando deassert tx_avs_valid per due cicli di clock durante un burst, il MAC inserisce un CW EMPTY_CYC accoppiato con CW END/START. È possibile utilizzare questo CW quando non ci sono dati disponibili per la trasmissione momentaneamente.

Quando annulli tx_avs_valid per un ciclo, l'IP annulla tx_avs_valid per il doppio del periodo di deasserzione tx_avs_valid per generare una coppia di END/START CW.

EMPTY_CYC Valori campo CW
Allineamento del campo
eop

Valore 0 0

continua…

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4. Descrizione funzionale 683074 | 2022.04.28

Field content usr seop

Valore 0 0 0

4.1.2.5. CW inattivo

Figura 15. Formato CW inattivo

INATTIVO CW

63:56

'h07

55:48

'h07

47:40

'h07

dati

dalle 39:32 alle 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

controllo 7:0

Il MAC inserisce l'IDLE CW quando non c'è trasmissione. Durante questo periodo, il segnale tx_avs_valid è basso.
È possibile utilizzare IDLE CW quando un trasferimento burst è stato completato o la trasmissione è in uno stato inattivo.

4.1.2.6. Parola di dati

La parola dati è il carico utile di un pacchetto. I bit di controllo XGMII sono tutti impostati su 0 in formato parola dati.

Figura 16. Formato parola dati

Interfaccia XGMII a 64+8 bit

PAROLA DATI

63:56

dati dell'utente 7

55:48

dati dell'utente 6

47:40

dati dell'utente 5

dati

dalle 39:32 alle 31:24

dati utente 4 dati utente 3

23:16

dati dell'utente 2

15:8

dati dell'utente 1

7:0

dati dell'utente 0

controllo 7:0

4.1.3. CRC TX
È possibile abilitare il blocco TX CRC utilizzando il parametro Enable CRC nell'IP Parameter Editor. Questa funzione è supportata in entrambe le modalità Base e Completa.

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4. Descrizione funzionale 683074 | 2022.04.28

Il MAC aggiunge il valore CRC all'END CW affermando il segnale tx_avs_endofpacket. Nella modalità BASIC, solo ALIGN CW accoppiato con END CW contiene un campo CRC valido.
Il blocco TX CRC si interfaccia con il blocco TX Control Word Insertion e TX MII Encode. Il blocco TX CRC calcola il valore CRC per i dati del valore a 64 bit per ciclo a partire da START CW fino a END CW.
Puoi far valere il segnale crc_error_inject per corrompere intenzionalmente i dati in una corsia specifica per creare errori CRC.

4.1.4. Codificatore TX MII

Il codificatore TX MII gestisce la trasmissione dei pacchetti dal MAC al TX PCS.

La figura seguente mostra il modello di dati sul bus MII a 8 bit in modalità di modulazione PAM4. START e END CW appaiono una volta ogni due corsie MII.

Figura 17. Modello di dati MII della modalità di modulazione PAM4

CICLO 1

CICLO 2

CICLO 3

CICLO 4

CICLO 5

SOP_CW

DATI_1

DATI_9 DATI_17

OZIARE

DATA_DUMMY SOP_CW
DATI_FITTIZIO

DATI_2 DATI_3 DATI_4

DATI_10 DATI_11 DATI_12

DATI_18 DATI_19 DATI_20

EOP_CW INATTIVO
EOP_CW

SOP_CW

DATI_5 DATI_13 DATI_21

OZIARE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATI_7 DATI_8

DATI_15 DATI_16

DATI_23 DATI_24

INATTIVO EOP_CW

La figura seguente mostra il modello di dati sul bus MII a 8 bit in modalità di modulazione NRZ. L'inizio e la fine CW appaiono in ogni corsia MII.

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 18. Modello di dati MII della modalità di modulazione NRZ

CICLO 1

CICLO 2

CICLO 3

SOP_CW

DATI_1

DATI_9

SOP_CW

DATI_2 DATI_10

SOP_CW SOP_CW

DATI_3 DATI_4

DATI_11 DATI_12

SOP_CW

DATI_5 DATI_13

SOP_CW

DATI_6 DATI_14

SOP_CW

DATI_7 DATI_15

SOP_CW

DATI_8 DATI_16

CICLO 4 DATI_17 DATI_18 DATI_19 DATI_20 DATI_21 DATI_22 DATI_23 DATI_24

CICLO 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. PC TX e PMA
L'F-Tile Serial Lite IV Intel FPGA IP configura il ricetrasmettitore F-tile in modalità Ethernet PCS.

4.2. Percorso dati RX
Il percorso dati RX è costituito dai seguenti componenti: · Blocco PMA · Blocco PCS · Decodificatore MII · CRC · Blocco raddrizzamento · Blocco rimozione parola di controllo

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4. Descrizione funzionale 683074 | 2022.04.28
Figura 19. Percorso dati RX

Alla logica utente Avalon Streaming Interface
RXMAC
Controllo rimozione parola
Raddrizza

CRC

Decodificatore MII

Interfaccia MII PC personalizzati
PC e PMA

Interfaccia seriale RX da altro dispositivo FPGA
4.2.1. PC RX e PMA
F-Tile Serial Lite IV Intel FPGA IP configura il ricetrasmettitore F-tile in modalità Ethernet PCS.
4.2.2. Decodificatore RX MII
Questo blocco identifica se i dati in entrata contengono parole di controllo e marcatori di allineamento. Il decodificatore RX MII emette i dati sotto forma di 1 bit valido, indicatore di marcatura a 1 bit, indicatore di controllo a 1 bit e dati a 64 bit per corsia.
4.2.3. RX CRC
È possibile abilitare il blocco TX CRC utilizzando il parametro Enable CRC nell'IP Parameter Editor. Questa funzione è supportata in entrambe le modalità Base e Completa. Il blocco RX CRC si interfaccia con i blocchi RX Control Word Removal e RX MII Decoder. L'IP asserisce il segnale rx_crc_error quando si verifica un errore CRC.

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4. Descrizione funzionale 683074 | 2022.04.28
L'IP deasserisce rx_crc_error a ogni nuovo burst. È un output per la logica utente per la gestione degli errori della logica utente.
4.2.4. Raddrizzamento RX
Il blocco di raddrizzamento RX rileva i marker di allineamento per ogni corsia e riallinea i dati prima di inviarli al blocco di rimozione CW RX.
È possibile scegliere di consentire al core IP di allineare automaticamente i dati per ciascuna corsia quando si verifica un errore di allineamento impostando il parametro Abilita allineamento automatico nell'editor dei parametri IP. Se disabiliti la funzione di allineamento automatico, il core IP asserisce il segnale rx_error per indicare un errore di allineamento. Devi far valere rx_link_reinit per avviare il processo di allineamento della corsia quando si verifica un errore di allineamento della corsia.
Il raddrizzamento RX rileva i marcatori di allineamento in base a una macchina a stati. Il diagramma seguente mostra gli stati nel blocco di raddrizzamento RX.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 32

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 20.

RX Deskew Lane Alignment State Machine con diagramma di flusso abilitato per l'allineamento automatico
Inizio

OZIARE

Ripristina = 1 sì no

Tutti PC

corsie pronte?

SÌ

ASPETTARE

Tutti i marker di sincronizzazione n
rilevato?
SÌ
ALLINEARE

NO
sì Timeout?

SÌ
Perso di allineamento?
senza fine

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F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 33

4. Descrizione funzionale 683074 | 2022.04.28

Figura 21.

RX Deskew Lane Alignment State Machine con diagramma di flusso disabilitato per l'allineamento automatico
Inizio

OZIARE

Ripristina = 1 sì no

Tutti PC

corsie pronte?

SÌ

SÌ
rx_link_reinit =1
nessun errore

no sì Tempo scaduto?

ASPETTARE
no Tutti i marker di sincronizzazione
rilevato?
si ALLINEA

SÌ
Perso di allineamento?
NO
FINE
1. Il processo di allineamento inizia con lo stato IDLE. Il blocco passa allo stato WAIT quando tutte le corsie PCS sono pronte e rx_link_reinit viene deasserito.
2. Nello stato WAIT, il blocco controlla che tutti i marker rilevati siano asseriti all'interno dello stesso ciclo. Se questa condizione è vera, il blocco passa allo stato ALLINEATO.
3. Quando il blocco è nello stato ALLINEATO, indica che le corsie sono allineate. In questo stato, il blocco continua a monitorare l'allineamento della corsia e controlla se tutti i marcatori sono presenti all'interno dello stesso ciclo. Se almeno un marker non è presente nello stesso ciclo ed è impostato il parametro Enable Auto Alignment, il blocco va in

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 34

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4. Descrizione funzionale 683074 | 2022.04.28

Stato IDLE per reinizializzare il processo di allineamento. Se Enable Auto Alignment non è impostato e almeno un marker non è presente nello stesso ciclo, il blocco passa allo stato ERROR e attende che la logica utente asserisca il segnale rx_link_reinit per avviare il processo di allineamento della corsia.

Figura 22. Riallineamento corsia con Abilita allineamento automatico abilitato rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Stato di allineamento

ALGNATO

OZIARE

ASPETTARE

ALGNATO

AUTO_ALIGN = 1

Figura 23. Riallineamento corsia con Abilita allineamento automatico disabilitato rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Stato di allineamento

ALGNATO

ERRORE

OZIARE

ASPETTARE

ALGNATO

AUTO_ALIGN = 0
4.2.5. Rimozione CW RX
Questo blocco decodifica i CW e invia i dati alla logica utente utilizzando l'interfaccia di streaming di Avalon dopo la rimozione dei CW.
Quando non sono disponibili dati validi, il blocco di rimozione RX CW deasserisce il segnale rx_avs_valid.
In modalità FULL, se il bit utente è impostato, questo blocco asserisce il segnale rx_is_usr_cmd ei dati nel primo ciclo di clock vengono utilizzati come informazioni o comandi definiti dall'utente.
Quando rx_avs_ready annulla l'asserzione e rx_avs_valid afferma, il blocco di rimozione RX CW genera una condizione di errore per la logica utente.
I segnali di streaming di Avalon relativi a questo blocco sono i seguenti: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 35

4. Descrizione funzionale 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (disponibile solo in modalità completa)
4.3. Architettura dell'orologio IP FPGA Intel Serial Lite IV di F-Tile
L'F-Tile Serial Lite IV Intel FPGA IP ha quattro ingressi di clock che generano clock su blocchi diversi: · Clock di riferimento del transceiver (xcvr_ref_clk): clock di ingresso dal clock esterno
chip o oscillatori che generano clock per blocchi PCS personalizzati TX MAC, RX MAC e TX e RX. Fare riferimento a Parametri per l'intervallo di frequenza supportato. · TX core clock (tx_core_clk): questo clock è derivato dal transceiver PLL e viene utilizzato per TX MAC. Questo clock è anche un clock di uscita dal ricetrasmettitore F-tile per connettersi alla logica utente TX. · RX core clock (rx_core_clk): questo clock è derivato dal PLL del ricetrasmettitore e viene utilizzato per RX deskew FIFO e RX MAC. Questo clock è anche un clock di uscita dal ricetrasmettitore F-tile per il collegamento alla logica utente RX. · Clock per l'interfaccia di riconfigurazione del ricetrasmettitore (reconfig_clk): clock di ingresso da circuiti o oscillatori di clock esterni che genera clock per l'interfaccia di riconfigurazione del ricetrasmettitore F-tile nei percorsi dati TX e RX. La frequenza di clock è compresa tra 100 e 162 MHz.
Il seguente diagramma a blocchi mostra i domini dell'orologio IP F-Tile Serial Lite IV Intel FPGA e le connessioni all'interno dell'IP.

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 24.

Architettura dell'orologio IP FPGA Intel Serial Lite IV di F-Tile

Oscillatore

FPGA1
Orologio dell'interfaccia di riconfigurazione del ricetrasmettitore IP Intel FPGA Serial Lite IV Intel F-Tile
(reconfig_clk)

tx_core_clkout (connetti alla logica utente)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Orologio dell'interfaccia di riconfigurazione del ricetrasmettitore

(reconfig_clk)

Oscillatore

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (connessione alla logica utente)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interfaccia Dati TX
MAC di trasmissione

collegamento_seriale[n-1:0]

Raddrizza

FIFO

Avalon Streaming Interfaccia RX Dati RX MAC

Avalon Streaming Interfaccia Dati RX
RXMAC

Allineamento FIFO

rx_core_clkout (connessione alla logica utente)

rx_core_clk= clk_pll_div64[mid_ch]

PC personalizzati

collegamento_seriale[n-1:0]

MAC di trasmissione

Avalon Streaming Interfaccia Dati TX

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (connetti alla logica utente)

Orologio di riferimento del ricetrasmettitore (xcvr_ref_clk)
Orologio di riferimento del ricetrasmettitore (xcvr_ref_clk)

Oscillatore*

Leggenda

Dispositivo FPGA
Dominio dell'orologio principale TX
Dominio dell'orologio principale RX
Dominio del clock di riferimento del ricetrasmettitore Dispositivo esterno Segnali dati

4.4. Ripristino e inizializzazione del collegamento
I blocchi MAC, F-tile Hard IP e di riconfigurazione hanno segnali di ripristino diversi: · I blocchi TX e RX MAC utilizzano segnali di ripristino tx_core_rst_n e rx_core_rst_n. · tx_pcs_fec_phy_reset_n e rx_pcs_fec_phy_reset_n ripristinano i segnali drive
il controller di ripristino software per reimpostare l'IP rigido F-tile. · Il blocco di riconfigurazione utilizza il segnale di ripristino reconfig_reset.

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 25. Ripristina architettura
Avalon Streaming Interfaccia Dati TX
MAC
Avalon Streaming SYNC Interfaccia Dati RX

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile IP rigido

Dati seriali TX Dati seriali RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ripristina logica
Informazioni correlate · Linee guida per il ripristino a pagina 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente
4.4.1. Ripristino TX e sequenza di inizializzazione
La sequenza di reset TX per F-Tile Serial Lite IV Intel FPGA IP è la seguente: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n e reconfig_reset
contemporaneamente per reimpostare l'IP rigido F-tile, il MAC e i blocchi di riconfigurazione. Rilasciare tx_pcs_fec_phy_reset_n e ripristinare la riconfigurazione dopo aver atteso che tx_reset_ack assicuri che i blocchi vengano ripristinati correttamente. 2. L'IP quindi asserisce i segnali phy_tx_lanes_stable, tx_pll_locked e phy_ehip_ready dopo il rilascio di tx_pcs_fec_phy_reset_n reset, per indicare che il TX PHY è pronto per la trasmissione. 3. Il segnale tx_core_rst_n deasserisce dopo che il segnale phy_ehip_ready diventa alto. 4. L'IP inizia a trasmettere i caratteri IDLE sull'interfaccia MII una volta che il MAC ha terminato il ripristino. Non vi è alcun requisito per l'allineamento e l'inclinazione della corsia TX poiché tutte le corsie utilizzano lo stesso clock. 5. Durante la trasmissione dei caratteri IDLE, il MAC asserisce il segnale tx_link_up. 6. Il MAC inizia quindi a trasmettere ALIGN abbinato a START/END o END/START CW a un intervallo fisso per avviare il processo di allineamento della corsia del ricevitore collegato.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 38

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 26.

Diagramma dei tempi di ripristino e inizializzazione del TX
reconfig_sl_clk

riconfigura_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

riconfigura_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _bloccato

phy_tx_lanes_stable

phy_ehip_ready

tx_link_up

7
5 6 8

4.4.2. Sequenza di ripristino e inizializzazione RX
La sequenza di ripristino RX per F-Tile Serial Lite IV Intel FPGA IP è la seguente:
1. Asserire rx_pcs_fec_phy_reset_n, rx_core_rst_n e reconfig_reset simultaneamente per reimpostare l'IP rigido F-tile, il MAC e i blocchi di riconfigurazione. Rilasciare rx_pcs_fec_phy_reset_n e ripristinare la riconfigurazione dopo aver atteso che rx_reset_ack assicuri che i blocchi vengano ripristinati correttamente.
2. L'IP afferma quindi il segnale phy_rx_pcs_ready dopo il rilascio del ripristino PCS personalizzato, per indicare che RX PHY è pronto per la trasmissione.
3. Il segnale rx_core_rst_n deasserisce dopo che il segnale phy_rx_pcs_ready diventa alto.
4. L'IP avvia il processo di allineamento della corsia dopo il rilascio del ripristino RX MAC e dopo aver ricevuto ALIGN abbinato a START/END o END/START CW.
5. Il blocco RX deskew asserisce il segnale rx_link_up una volta completato l'allineamento per tutte le corsie.
6. L'IP quindi asserisce il segnale rx_link_up alla logica utente per indicare che il collegamento RX è pronto per iniziare la ricezione dei dati.

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4. Descrizione funzionale 683074 | 2022.04.28

Figura 27. Diagramma dei tempi di ripristino e inizializzazione RX
reconfig_sl_clk

riconfigura_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

riconfigura_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Calcolo della velocità di collegamento e dell'efficienza della larghezza di banda

Il calcolo dell'efficienza della larghezza di banda IP Intel FPGA Serial Lite IV di F-Tile è il seguente:

Efficienza della larghezza di banda = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabella 17. Variabili di efficienza della larghezza di banda Descrizione

Variabile

Descrizione

raw_rate burst_size

Questo è il bit rate raggiunto dall'interfaccia seriale. raw_rate = larghezza SERDES * frequenza di clock del ricetrasmettitore Esample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valore della dimensione del burst. Per calcolare l'efficienza media della larghezza di banda, utilizzare il valore della dimensione del burst comune. Per la velocità massima, utilizzare il valore della dimensione massima del burst.

burst_size_ovhd

Il valore dell'overhead della dimensione del burst.
In modalità completa, il valore burst_size_ovhd si riferisce ai CW accoppiati START e END.
In modalità di base, non c'è burst_size_ovhd perché non ci sono CW accoppiati START e END.

align_marker_period

Il valore del periodo in cui è inserito un contrassegno di allineamento. Il valore è 81920 clock cycle per la compilazione e 1280 per la simulazione veloce. Questo valore è ottenuto dalla logica hardware PCS.

align_marker_width srl4_align_period

Il numero di cicli di clock in cui un segnale del marker di allineamento valido viene mantenuto alto.
Il numero di cicli di clock tra due indicatori di allineamento. È possibile impostare questo valore utilizzando il parametro Alignment Period nell'IP Parameter Editor.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 40

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4. Descrizione funzionale 683074 | 2022.04.28
I calcoli della velocità di collegamento sono i seguenti: Frequenza effettiva = efficienza della larghezza di banda * raw_rate È possibile ottenere la frequenza di clock massima dell'utente con la seguente equazione. Il calcolo della frequenza di clock massima dell'utente presuppone un flusso continuo di dati e non si verifica alcun ciclo IDLE nella logica dell'utente. Questa velocità è importante quando si progetta il FIFO della logica utente per evitare l'overflow del FIFO. Frequenza di clock utente massima = frequenza effettiva / 64

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5. Parametri

Tabella 18. F-Tile Serial Lite IV Intel FPGA IP Parametro Descrizione

Parametro

Valore

Predefinito

Descrizione

Opzioni generali di progettazione

Tipo di modulazione PMA

· PAM4 · NRZ

PAM4

Selezionare la modalità di modulazione PCS.

Tipo PM

· FHT · FGT

FGT

Seleziona il tipo di ricetrasmettitore.

Velocità dati PMA

· Per la modalità PAM4:
— Tipo di ricetrasmettitore FGT: 20 Gbps 58 Gbps
— Tipo di ricetrasmettitore FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Per la modalità NRZ:
— Tipo di ricetrasmettitore FGT: 10 Gbps 28.05 Gbps
— Tipo di ricetrasmettitore FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Specifica la velocità dati effettiva all'uscita del ricetrasmettitore che incorpora la trasmissione e altri costi generali. Il valore viene calcolato dall'IP arrotondando per eccesso a 1 cifra decimale in unità Gbps.

Modalità PM

· Duplex · Tx · Rx

Bifamiliare

Per il tipo di ricetrasmettitore FHT, la direzione supportata è solo duplex. Per il tipo di ricetrasmettitore FGT, la direzione supportata è Duplex, Tx e Rx.

Numero di PMA

· Per la modalità PAM4:

corsie

— da 1 a 12

· Per la modalità NRZ:

— da 1 a 16

Seleziona il numero di corsie. Per la progettazione simplex, il numero di corsie supportato è 1.

Frequenza di clock di riferimento PLL

· Per il tipo di ricetrasmettitore FHT: 156.25 MHz
· Per il tipo di ricetrasmettitore FGT: 27.5 MHz 379.84375 MHz, a seconda della velocità dati del ricetrasmettitore selezionata.

· Per il tipo di ricetrasmettitore FHT: 156.25 MHz
· Per il tipo di ricetrasmettitore FGT: 165 MHz

Specifica la frequenza di clock di riferimento del ricetrasmettitore.

Sistema PLL

—

orologio di riferimento

frequenza

170 MHz

Disponibile solo per il tipo di ricetrasmettitore FHT. Specifica il clock di riferimento PLL di sistema e verrà utilizzato come input di F-Tile Reference e System PLL Clocks Intel FPGA IP per generare il clock PLL di sistema.

Frequenza PLL del sistema
Periodo di allineamento

— 128 65536

Abilita RS-FEC

Abilitare

876.5625 MHz 128 Abilita

Specifica la frequenza di clock PLL di sistema.
Specifica il periodo dell'indicatore di allineamento. Il valore deve essere x2. Attivare per abilitare la funzione RS-FEC.
continua…

Certificato ISO 9001: 2015

5. Parametri 683074 | 2022.04.28

Parametro

Valore

Predefinito

Descrizione

Disabilitare

Per la modalità di modulazione PCS PAM4, RS-FEC è sempre abilitato.

Interfaccia utente

Modalità streaming

· COMPLETO · BASE

Pieno

Selezionare il flusso di dati per l'IP.

Full: questa modalità invia un ciclo di inizio pacchetto e di fine pacchetto all'interno di un frame.

Base: si tratta di una modalità di streaming puro in cui i dati vengono inviati senza inizio pacchetto, vuoto e fine pacchetto per aumentare la larghezza di banda.

Abilita CRC

Abilita Disabilita

Disabilitare

Attivare per abilitare il rilevamento e la correzione degli errori CRC.

Abilita l'allineamento automatico

Abilita Disabilita

Disabilitare

Attivare per abilitare la funzione di allineamento automatico della corsia.

Abilita l'endpoint di debug

Abilita Disabilita

Disabilitare

Quando è ON, l'IP FPGA Intel Serial Lite IV di F-Tile include un endpoint di debug integrato che si connette internamente all'interfaccia mappata in memoria di Avalon. L'IP può eseguire determinati test e funzioni di debug tramite JTAG utilizzando la console di sistema. Il valore predefinito è Off.

Simplex Merging (questa impostazione di parametro è disponibile solo quando si seleziona FGT dual simplex design.)

RSFEC abilitato sull'altro IP Simplex Serial Lite IV posizionato sugli stessi canali FGT

Abilita Disabilita

Disabilitare

Attiva questa opzione se hai bisogno di una combinazione di configurazione con RS-FEC abilitato e disabilitato per l'IP FPGA Intel Serial Lite IV F-Tile in un design dual simplex per la modalità transceiver NRZ, dove sia TX che RX sono posizionati sullo stesso FGT canale(i).

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F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 43

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6. Segnali dell'interfaccia IP Intel FPGA Serial Lite IV F-Tile

6.1. Segnali dell'orologio

Tabella 19. Segnali orologio

Nome

Direzione larghezza

Descrizione

tx_core_clkout

Uscita core clock TX per l'interfaccia PCS personalizzata TX, TX MAC e logica utente in

il percorso dati TX.

Questo orologio viene generato dal blocco PCS personalizzato.

rx_core_clkout

Uscita core clock RX per l'interfaccia PCS personalizzata RX, RX deskew FIFO, RX MAC

e logiche utente nel percorso dati RX.

Questo orologio viene generato dal blocco PCS personalizzato.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Clock di riferimento del ricetrasmettitore di ingresso.

Quando il tipo di ricetrasmettitore è impostato su FGT, collegare questo clock al segnale di uscita (out_refclk_fgt_0) di F-Tile Reference e System PLL Clock Intel FPGA IP. Quando il tipo di ricetrasmettitore è impostato su FHT, collegare

questo clock al segnale di uscita (out_fht_cmmpll_clk_0) dell'F-Tile Reference e System PLL Clock Intel FPGA IP.

Fare riferimento a Parametri per l'intervallo di frequenza supportato.

Input Clock di ingresso per l'interfaccia di riconfigurazione del ricetrasmettitore.

La frequenza di clock è compresa tra 100 e 162 MHz.

Collegare questo segnale di clock in ingresso a circuiti o oscillatori di clock esterni.

Input Clock di ingresso per l'interfaccia di riconfigurazione del ricetrasmettitore.

La frequenza di clock è compresa tra 100 e 162 MHz.

Collegare questo segnale di clock in ingresso a circuiti o oscillatori di clock esterni.

out_systempll_clk_ 1

Ingresso

Orologio PLL di sistema.
Collegare questo clock al segnale di uscita (out_systempll_clk_0) dell'F-Tile Reference e System PLL Clock Intel FPGA IP.

Informazioni correlate Parametri a pagina 42

6.2. Ripristina segnali

Tabella 20. Segnali di ripristino

Nome

Direzione larghezza

tx_core_rst_n

Ingresso

Dominio dell'orologio asincrono

rx_core_rst_n

Ingresso

Asincrono

tx_pcs_fec_phy_reset_n 1

Ingresso

Asincrono

Descrizione

Segnale di reset attivo-basso. Ripristina il MAC F-Tile Serial Lite IV TX.

Segnale di reset attivo-basso. Ripristina l'F-Tile Serial Lite IV RX MAC.

Segnale di reset attivo-basso.

continua…

Certificato ISO 9001: 2015

6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

Nome

Dominio dell'orologio della direzione della larghezza

Descrizione

Reimposta il PCS personalizzato F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Ingresso

Asincrono

Segnale di reset attivo-basso. Reimposta il PCS personalizzato F-Tile Serial Lite IV RX.

riconfigura_reset

Ingresso

reconfig_clk Segnale di reset attivo-alto.

Reimposta il blocco di riconfigurazione dell'interfaccia mappata in memoria di Avalon.

reconfig_sl_reset

Ingresso reconfig_sl_clk Segnale di reset attivo-alto.

Reimposta il blocco di riconfigurazione dell'interfaccia mappata in memoria di Avalon.

6.3. Segnali MAC

Tabella 21.

Segnali MAC TX
In questa tabella, N rappresenta il numero di corsie impostato nell'editor dei parametri IP.

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

tx_avs_ready

Uscita tx_core_clkout Segnale di streaming Avalon.

Quando asserito, indica che il TX MAC è pronto ad accettare i dati.

tx_avs_data

· (64*N)*2 (modalità PAM4)
· 64*N (modalità NRZ)

Ingresso

tx_core_clkout Segnale di streaming Avalon. Dati di trasmissione.

tx_avs_channel

Immettere il segnale di streaming Avalon tx_core_clkout.

Il numero del canale per i dati trasferiti nel ciclo corrente.

Questo segnale non è disponibile in modalità Base.

tx_avs_valid

Immettere il segnale di streaming Avalon tx_core_clkout.

Quando affermato, indica che il segnale dati TX è valido.

tx_avs_startofpacket

Immettere il segnale di streaming Avalon tx_core_clkout.

Quando affermato, indica l'inizio di un pacchetto di dati TX.

Assert per un solo ciclo di clock per ogni pacchetto.

Questo segnale non è disponibile in modalità Base.

tx_avs_endofpacket

Immettere il segnale di streaming Avalon tx_core_clkout.

Quando affermato, indica la fine di un pacchetto di dati TX.

Assert per un solo ciclo di clock per ogni pacchetto.

Questo segnale non è disponibile in modalità Base.

tx_avs_empty

Immettere il segnale di streaming Avalon tx_core_clkout.

Indica il numero di parole non valide nel burst finale dei dati TX.

Questo segnale non è disponibile in modalità Base.

tx_num_valid_bytes_eob

Ingresso

tx_core_clkout

Indica il numero di byte validi nell'ultima parola del burst finale. Questo segnale non è disponibile in modalità Base.
continua…

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6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

Nome tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Larghezza 1
1 1
Il 5

Dominio dell'orologio di direzione

Descrizione

Ingresso

tx_core_clkout

Quando viene asserito, questo segnale avvia un ciclo di informazioni definito dall'utente.
Asserire questo segnale allo stesso ciclo di clock dell'asserzione tx_startofpacket.
Questo segnale non è disponibile in modalità Base.

Output tx_core_clkout Quando asserito, indica che il collegamento dati TX è pronto per la trasmissione dei dati.

Produzione

tx_core_clkout

Quando affermato, questo segnale avvia il riallineamento delle corsie.
Asserire questo segnale per un ciclo di clock per attivare il MAC per inviare ALIGN CW.

Ingresso

tx_core_clkout Quando viene asserito, il MAC inietta un errore CRC32 nelle corsie selezionate.

Uscita tx_core_clkout Non utilizzato.

Il seguente diagramma di temporizzazione mostra un example delle trasmissioni di dati TX di 10 parole dalla logica utente attraverso 10 corsie seriali TX.

Figura 28.

Diagramma dei tempi di trasmissione dei dati TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,...,9

…N-10..

Corsia 0

…………

STRUTTURA 0 10

N-10 FINE STRT 0

Corsia 1

…………

STRUTTURA 1 11

N-9 FINE STRT 1

N-10 FINE IDLE IDLE N-9 FINE IDLE IDLE

Corsia 9

…………

STRUTTURA 9 19

N-1 FINE STRT 9

N-1 FINE IDLE IDLE

Tabella 22.

Segnali RX MAC
In questa tabella, N rappresenta il numero di corsie impostato nell'editor dei parametri IP.

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

rx_avs_ready

Immettere il segnale di streaming Avalon rx_core_clkout.

Quando viene asserito, indica che la logica utente è pronta ad accettare i dati.

rx_avs_data

(64*N)*2 (modalità PAM4)
64*N (modalità NRZ)

Produzione

rx_core_clkout Segnale streaming Avalon. Dati RX.

rx_avs_channel

Uscita rx_core_clkout segnale di streaming Avalon.

Il numero di canale per i dati in corso

ricevuto nel ciclo corrente.

Questo segnale non è disponibile in modalità Base.

rx_avs_valid

Uscita rx_core_clkout segnale di streaming Avalon.

continua…

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6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

Quando affermato, indica che il segnale dati RX è valido.

rx_avs_startofpacket

Uscita rx_core_clkout segnale di streaming Avalon.

Quando affermato, indica l'inizio di un pacchetto di dati RX.

Assert per un solo ciclo di clock per ogni pacchetto.

Questo segnale non è disponibile in modalità Base.

rx_avs_endofpacket

Uscita rx_core_clkout segnale di streaming Avalon.

Quando affermato, indica la fine di un pacchetto di dati RX.

Assert per un solo ciclo di clock per ogni pacchetto.

Questo segnale non è disponibile in modalità Base.

rx_avs_empty

Uscita rx_core_clkout segnale di streaming Avalon.

Indica il numero di parole non valide nel burst finale dei dati RX.

Questo segnale non è disponibile in modalità Base.

rx_num_valid_bytes_eob

Produzione

rx_core_clkout Indica il numero di byte validi nell'ultima parola del burst finale.
Questo segnale non è disponibile in modalità Base.

rx_is_usr_cmd

Output rx_core_clkout Quando asserito, questo segnale avvia un utente-

ciclo informativo definito.

Asserire questo segnale allo stesso ciclo di clock dell'asserzione tx_startofpacket.

Questo segnale non è disponibile in modalità Base.

rx_link_up

Output rx_core_clkout Quando affermato, indica il collegamento dati RX

è pronto per la ricezione dei dati.

rx_link_reinit

Input rx_core_clkout Quando viene asserito, questo segnale avvia le corsie

riallineamento.

Se disabiliti Abilita allineamento automatico, asserisci questo segnale per un ciclo di clock per attivare il MAC per riallineare le corsie. Se l'opzione Abilita allineamento automatico è impostata, il MAC riallineerà automaticamente le corsie.

Non asserire questo segnale quando è impostato Enable Auto Alignment.

rx_errore

(N*2*2)+3 (modalità PAM4)
(N*2)*3 (modalità NRZ)

Produzione

rx_core_clkout

Quando asserito, indica che si verificano condizioni di errore nel percorso dati RX.
· [(N*2+2):N+3] = Indica un errore PCS per una corsia specifica.
· [N+2] = Indica errore di allineamento. Reinizializza l'allineamento della corsia se questo bit è asserito.
· [N+1]= Indica che i dati vengono inoltrati alla logica utente quando la logica utente non è pronta.
· [N] = Indica la perdita di allineamento.
· [(N-1):0] = Indica che i dati contengono un errore CRC.

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6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

6.4. Segnali di riconfigurazione del ricetrasmettitore

Tabella 23.

Segnali di riconfigurazione PCS
In questa tabella, N rappresenta il numero di corsie impostato nell'editor dei parametri IP.

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

reconfig_sl_read

Immettere reconfig_sl_ comando di lettura riconfigurazione PCS

clic

segnali.

reconfig_sl_write

Immettere reconfig_sl_ Scrittura riconfigurazione PCS

clic

segnali di comando.

indirizzo_reconfig_sl

14 bit + clogb2N

Ingresso

reconfig_sl_clk

Specifica l'indirizzo dell'interfaccia mappata in memoria di Avalon per la riconfigurazione PCS in una corsia selezionata.
Ogni corsia ha 14 bit ei bit superiori si riferiscono all'offset della corsia.
Example, per un progetto NRZ/PAM4 a 4 corsie, con reconfig_sl_address[13:0] riferito al valore dell'indirizzo:
· reconfig_sl_address[15:1 4] impostato a 00 = indirizzo per corsia 0.
· reconfig_sl_address[15:1 4] impostato a 01 = indirizzo per corsia 1.
· reconfig_sl_address[15:1 4] impostato a 10 = indirizzo per corsia 2.
· reconfig_sl_address[15:1 4] impostato a 11 = indirizzo per corsia 3.

reconfig_sl_readdata

Output reconfig_sl_ Specifica i dati di riconfigurazione PCS

clic

essere letto da un ciclo pronto in a

corsia selezionata.

reconfig_sl_waitrequest

Output reconfig_sl_ Rappresenta la riconfigurazione PCS

clic

Interfaccia mappata in memoria di Avalon

segnale di stallo in una corsia selezionata.

reconfig_sl_writedata

Input reconfig_sl_ Specifica i dati di riconfigurazione PCS

clic

da scrivere su un ciclo di scrittura in a

corsia selezionata.

reconfig_sl_readdata_vali

Produzione

reconfig_sl_ Specifica la riconfigurazione PCS

clic

i dati ricevuti sono validi in un selezionato

sentiero.

Tabella 24.

Segnali di riconfigurazione IP rigido F-Tile
In questa tabella, N rappresenta il numero di corsie impostato nell'editor dei parametri IP.

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

riconfigura_leggi

Input reconfig_clk Lettura riconfigurazione PMA

segnali di comando.

riconfigura_scrivi

Immettere reconfig_clk Scrittura di riconfigurazione PMA

segnali di comando.

indirizzo_reconfig

18 bit + clog2bN

Ingresso

riconfigura_clk

Specifica l'indirizzo dell'interfaccia mappata in memoria PMA Avalon in una corsia selezionata.
continua…

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 48

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6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

Nome
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Larghezza
32 1 32 1

Dominio dell'orologio di direzione

Descrizione

In entrambe le modalità PAM4 e NRZ, ciascuna corsia ha 18 bit e i restanti bit superiori si riferiscono all'offset della corsia.
Example, per un design a 4 corsie:
· reconfig_address[19:18] impostato a 00 = indirizzo per corsia 0.
· reconfig_address[19:18] impostato a 01 = indirizzo per corsia 1.
· reconfig_address[19:18] impostato a 10 = indirizzo per corsia 2.
· reconfig_address[19:18] impostato a 11 = indirizzo per corsia 3.

Produzione

reconfig_clk Specifica i dati PMA che devono essere letti da un ciclo pronto in una corsia selezionata.

Produzione

reconfig_clk Rappresenta il segnale di stallo dell'interfaccia mappata in memoria PMA Avalon in una corsia selezionata.

Ingresso

reconfig_clk Specifica i dati PMA da scrivere su un ciclo di scrittura in una corsia selezionata.

Produzione

reconfig_clk Specifica che i dati ricevuti di riconfigurazione PMA sono validi in una corsia selezionata.

6.5. Segnali PMA

Tabella 25.

Segnali PMA
In questa tabella, N rappresenta il numero di corsie impostato nell'editor dei parametri IP.

Nome

Larghezza

Dominio dell'orologio di direzione

Descrizione

phy_tx_lanes_stable

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono Quando asserito, indica che il percorso dati TX è pronto per inviare i dati.

tx_pll_locked

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono Quando asserito, indica che il PLL TX ha raggiunto lo stato di blocco.

phy_ehip_ready

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono

Quando asserito, indica che il PCS personalizzato ha completato l'inizializzazione interna ed è pronto per la trasmissione.
Questo segnale si afferma dopo che tx_pcs_fec_phy_reset_n e tx_pcs_fec_phy_reset_nare sono stati deasseriti.

tx_serial_data

Output TX orologio seriale TX pin seriali.

rx_serial_data

Ingresso orologio seriale RX Pin seriali RX.

phy_rx_block_lock

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono Quando affermato, indica che l'allineamento del blocco 66b è stato completato per le corsie.

rx_cdr_lock

N*2 (modalità PAM4)

Produzione

Asincrono

Quando viene asserito, indica che gli orologi recuperati sono bloccati sui dati.
continua…

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6. Segnali di interfaccia IP Intel FPGA Serial Lite IV F-Tile 683074 | 2022.04.28

Nome phy_rx_pcs_ready phy_rx_hi_ber

Larghezza

Dominio dell'orologio di direzione

Descrizione

N (modalità NRZ)

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono

Quando affermato, indica che le corsie RX del canale Ethernet corrispondente sono completamente allineate e pronte a ricevere dati.

N*2 (modalità PAM4)
N (modalità NRZ)

Produzione

Asincrono

Quando asserito, indica che il PCS RX del canale Ethernet corrispondente è in uno stato HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente 50

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683074 | 2022.04.28 Invia feedback

7. Progettazione con F-Tile Serial Lite IV Intel FPGA IP

7.1. Ripristina linee guida
Segui queste linee guida per il ripristino per implementare il ripristino a livello di sistema.
· Collegare insieme i segnali tx_pcs_fec_phy_reset_n e rx_pcs_fec_phy_reset_n a livello di sistema per ripristinare contemporaneamente TX e RX PCS.
· Asserire contemporaneamente i segnali tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n e reconfig_reset. Fare riferimento a Ripristino e inizializzazione del collegamento per ulteriori informazioni sulle sequenze di ripristino e inizializzazione dell'IP.
· Tenere i segnali tx_pcs_fec_phy_reset_n e rx_pcs_fec_phy_reset_n bassi e il segnale reconfig_reset alto e attendere che tx_reset_ack e rx_reset_ack reimpostino correttamente l'IP rigido F-tile ei blocchi di riconfigurazione.
· Per ottenere un rapido collegamento tra i dispositivi FPGA, reimpostare contemporaneamente gli IP Intel FPGA F-Tile Serial Lite IV collegati. Fare riferimento a F-Tile Serial Lite IV Intel FPGA IP Design Example Guida per l'utente per informazioni sul monitoraggio del collegamento IP TX e RX utilizzando il toolkit.
Informazioni correlate
· Ripristino e inizializzazione del collegamento a pagina 37
· F-Tile Serial Lite IV Intel FPGA IP Design esample Guida per l'utente

7.2. Linee guida per la gestione degli errori

La tabella seguente elenca le linee guida per la gestione degli errori per le condizioni di errore che possono verificarsi con il design IP F-Tile Serial Lite IV Intel FPGA.

Tabella 26. Condizione di errore e linee guida per la gestione

Condizione di errore
Una o più corsie non possono stabilire la comunicazione dopo un determinato intervallo di tempo.

Linee guida
Implementare un sistema di timeout per reimpostare il collegamento a livello di applicazione.

Una corsia perde la comunicazione dopo che la comunicazione è stata stabilita.
Una corsia perde la comunicazione durante il processo di raddrizzamento.

Ciò può avvenire dopo o durante le fasi di trasferimento dei dati. Implementa un rilevamento della perdita di collegamento a livello di applicazione e reimposta il collegamento.
Implementare il processo di reinizializzazione del collegamento per la corsia errata. È necessario assicurarsi che l'instradamento della scheda non superi 320 UI.

Perdere l'allineamento delle corsie dopo che tutte le corsie sono state allineate.

Ciò può avvenire dopo o durante le fasi di trasferimento dei dati. Implementare un rilevamento della perdita di allineamento della corsia a livello di applicazione per riavviare il processo di allineamento della corsia.

Certificato ISO 9001: 2015

683074 | 2022.04.28 Invia feedback

8. Archivi della guida per l'utente di F-Tile Serial Lite IV Intel FPGA IP

Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

Versione Intel Quartus Prime
21.3

IP Core versione 3.0.0

Guida per l'utente F-Tile Serial Lite IV Intel® FPGA IP Guida per l'utente

Certificato ISO 9001: 2015

683074 | 2022.04.28 Invia feedback

9. Cronologia delle revisioni del documento per la Guida per l'utente IP Intel FPGA F-Tile Serial Lite IV

Versione documento 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versione Intel Quartus Prime
22.1
21.3 21.3 21.2

IP versione 5.0.0
3.0.0 3.0.0 2.0.0

Cambiamenti
· Tabella aggiornata: Caratteristiche IP FPGA Intel Serial Lite IV di F-Tile — Descrizione del trasferimento dati aggiornata con supporto aggiuntivo della velocità del ricetrasmettitore FHT: 58G NRZ, 58G PAM4 e 116G PAM4
· Tabella aggiornata: F-Tile Serial Lite IV Intel FPGA IP Parametro Descrizione — Aggiunto nuovo parametro · Frequenza di clock di riferimento del PLL di sistema · Abilita endpoint di debug — Aggiornati i valori per la velocità dati PMA — Aggiornata la denominazione dei parametri in modo che corrisponda alla GUI
· Aggiornata la descrizione per il trasferimento dei dati nella tabella: F-Tile Serial Lite IV Intel FPGA IP Features.
· Rinominato il nome della tabella IP in F-Tile Serial Lite IV Intel FPGA IP Parametro Descrizione nella sezione Parametri per maggiore chiarezza.
· Tabella aggiornata: parametri IP: — Aggiunto un nuovo parametro: RSFEC abilitato sull'altro IP Simplex Serial Lite IV posizionato sugli stessi canali FGT. — Aggiornati i valori predefiniti per la frequenza di clock di riferimento del ricetrasmettitore.
Versione iniziale.

Certificato ISO 9001: 2015

Documenti / Risorse

	Intel F Tile Serial Lite IV Intel FPGA IP [pdf] Guida utente F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Guida utente F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP