intel UG-20118 Memoria esterna Interfacce Arria 10 FPGA IP Design Example

Design esample Guida rapida per le interfacce di memoria esterna Intel® Arria® 10 FPGA IP

Una nuova interfaccia e un design più automatizzato esample flow è disponibile per le interfacce di memoria esterna Intel® Arria® 10.
L'exampla scheda Disegni nell'editor dei parametri consente di specificare la creazione di sintesi e simulazione file set che puoi utilizzare per convalidare il tuo IP EMIF.
Puoi generare un example design specifico per un kit di sviluppo Intel FPGA o per qualsiasi IP EMIF generato.

Figura 1. Progetto generale Esample Flussi di lavoro

Design esample

Figura 2. Generazione di un EMIF Example Design con un kit di sviluppo Intel Arria 10

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.

• Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Creazione di un progetto EMIF

Per il software Intel Quartus® Prime versione 17.1 e successive, è necessario creare un progetto Intel Quartus Prime prima di generare l'IP EMIF e progettare examplui.

1. Avvia il software Intel Quartus Prime e seleziona File ➤ Creazione guidata nuovo progetto. Fare clic su Avanti.
2. Specificare una directory e un nome per il progetto che si desidera creare. Fare clic su Avanti.
3. Verificare che sia selezionato Progetto vuoto. Fare clic su Avanti due volte.
4. Sotto il filtro Nome digitare il numero di parte del dispositivo.
5. In Dispositivi disponibili selezionare il dispositivo appropriato.
6. Fare clic su Fine.

Generazione e configurazione dell'IP EMIF

I passaggi seguenti illustrano come generare e configurare l'IP EMIF. I passaggi sono simili indipendentemente dal protocollo di memoria scelto come target.

1. Nella finestra Catalogo IP, selezionare Intel Arria 10 External Memory Interfaces. (Se la finestra Catalogo IP non è visibile, selezionare View ➤ Utility Windows ➤ Catalogo IP.)
2. In IP Parameter Editor, fornisci un nome di entità per l'IP EMIF (il nome che fornisci qui diventa il file nome per l'IP) e specificare una directory. Fare clic su Crea.
3. L'editor dei parametri ha più schede in cui è necessario configurare i parametri per riflettere l'implementazione EMIF:

Linee guida per l'editor dei parametri EMIF di Intel Arria 10

Tabella 1. Linee guida dell'editor dei parametri EMIF

Scheda Editor parametri	Linee guida
Generale	Assicurarsi che i seguenti parametri siano inseriti correttamente: • Il grado di velocità per il dispositivo. • La frequenza di clock della memoria. • La frequenza di clock di riferimento del PLL.
Memoria	• Fare riferimento alla scheda tecnica del dispositivo di memoria per inserire i parametri sul Memoria scheda. • È inoltre necessario inserire una posizione specifica per il pin ALERT#. (Si applica solo al protocollo di memoria DDR4.)
Memorie Entrata/uscita	• Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in Mem I/O scheda. • Per la convalida avanzata del progetto, è necessario eseguire la simulazione della scheda per derivare le impostazioni di terminazione ottimali.
Interfaccia FPGA	• Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in Interfaccia FPGA scheda. • Per la convalida avanzata del progetto, è necessario eseguire la simulazione della scheda con i modelli IBIS associati per selezionare gli standard I/O appropriati.
Temporizzazione della memoria	• Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in Temporizzazione della memoria scheda. • Per la convalida avanzata del progetto, è necessario immettere i parametri in base alla scheda tecnica del dispositivo di memoria.
Asse	• Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in Asse scheda. • Per una convalida avanzata del progetto e un'accurata chiusura dei tempi, è necessario eseguire la simulazione della scheda per ricavare informazioni accurate sull'interferenza intersimbolica (ISI)/diafonia e sullo skew della scheda e del pacchetto e inserirle nella Asse scheda.
Controllore	Impostare i parametri del controller in base alla configurazione e al comportamento desiderati per il controller di memoria.
Diagnostica	È possibile utilizzare i parametri sul Diagnostica scheda per assistere nel test e nel debug dell'interfaccia di memoria.
Example Disegni	IL Example Disegni la scheda ti consente di generare design esampfile per la sintesi e per la simulazione. Il disegno generato esample è un sistema EMIF completo costituito dall'IP EMIF e da un driver che genera traffico casuale per convalidare l'interfaccia di memoria.

Per informazioni dettagliate sui singoli parametri, fare riferimento al capitolo appropriato per il protocollo di memoria nella Guida dell'utente IP Intel Arria 10 External Memory Interfaces.

Generazione del progetto EMIF sintetizzabile Example

Per i kit di sviluppo Intel Arria 10, sono disponibili impostazioni predefinite che parametrizzano automaticamente l'IP EMIF e generano piedinature per la scheda specifica.

1. Verificare che la finestra Preimpostazioni sia visibile. Se la finestra Preimpostazioni non è visibile, visualizzala selezionando View ➤ Preimpostazioni.
2. Nella finestra Preimpostazioni, selezionare la preimpostazione del kit di sviluppo appropriata e fare clic su Applica.
3. Configurare l'IP EMIF e fare clic su Genera Example Design nell'angolo in alto a destra della finestra.
4. Specificare una directory per il design EMIF esample e fare clic su OK. Generazione di successo del design EMIF example crea quanto segue filesi trova in una directory Wii.

Figura 3. Progetto sintetizzabile generato esample File Struttura

Nota: Se non si seleziona la casella di controllo Simulation o Synthesis, la directory di destinazione conterrà il design di Platform Designer files, che non sono compilabili direttamente dal software Intel Quartus Prime, ma possono esserlo viewmodificato o modificato in Platform Designer. In questa situazione, puoi eseguire i seguenti comandi per generare sintesi e simulazione file set.

• Per creare un progetto compilabile, devi eseguire lo script quartus_sh -t make_qii_design.tcl nella directory di destinazione.
• Per creare un progetto di simulazione, devi eseguire lo script quartus_sh -t make_sim_design.tcl nella directory di destinazione.
• Il menu a discesa Seleziona scheda in questa sezione applica le assegnazioni dei pin del kit di sviluppo appropriate all'exampdesign.
• Questa impostazione è disponibile solo quando si attiva la casella di controllo Synthesis nell'Exampil design Filesezione s.
• Questa impostazione deve corrispondere al kit di sviluppo applicato presente, altrimenti viene visualizzato un messaggio di errore.
• Se il valore Nessuno viene visualizzato nel menu a discesa Seleziona scheda, indica che le selezioni dei parametri correnti non corrispondono ad alcuna configurazione del kit di sviluppo. È possibile applicare un IP specifico del kit di sviluppo e le relative impostazioni dei parametri selezionando uno dei preset dalla libreria dei preset. Quando si applica una preimpostazione, l'IP corrente e le altre impostazioni dei parametri vengono impostate in modo da corrispondere alla preimpostazione selezionata. Se desideri salvare le impostazioni correnti, dovresti farlo prima di selezionare un preset. Se si seleziona un preset senza salvare le impostazioni precedenti, è sempre possibile salvare le nuove impostazioni del preset con un nome diverso
• Se vuoi generare l'example design per l'uso sulla tua bacheca, imposta Seleziona bacheca su Nessuno, genera l'example design, quindi aggiungere i vincoli di posizione dei pin.

Informazioni correlate

• Sintesi Esample Design a pagina 17
• Descrizioni dei parametri IP EMIF di Intel Arria 10 per DDR3
• Descrizioni dei parametri IP EMIF di Intel Arria 10 per DDR4
• Descrizioni dei parametri IP EMIF di Intel Arria 10 per QDRII/II+/Xtreme
• Descrizioni dei parametri IP EMIF Intel Arria 10 per QDR-IV
• Descrizioni dei parametri IP EMIF Intel Arria 10 per RLDRAM 3
• Descrizioni dei parametri IP EMIF Intel Arria 10 per LPDDR3

Generazione dell'EMIF Design Example per Simulazione

Per i kit di sviluppo Intel Arria 10, sono disponibili impostazioni predefinite che parametrizzano automaticamente l'IP EMIF e generano piedinature per la scheda specifica.

1. Verificare che la finestra Preimpostazioni sia visibile. Se la finestra Preimpostazioni non è visibile, visualizzala selezionando View ➤ Preimpostazioni.
2. Nella finestra Preimpostazioni, selezionare la preimpostazione del kit di sviluppo appropriata e fare clic su Applica.
3. Configurare l'IP EMIF e fare clic su Genera Example Design nell'angolo in alto a destra della finestra.
4. Specificare una directory per il design EMIF esample e fare clic su OK.

Generazione di successo del design EMIF example crea multipli file set per vari simulatori supportati, in una directory sim/ed_sim.
Figura 4. Progetto di simulazione generata esample File Struttura

Nota: se non si seleziona la casella di controllo Simulation o Synthesis, la directory di destinazione conterrà il design di Platform Designer files, che non sono compilabili direttamente dal software Intel Quartus Prime, ma possono esserlo viewmodificato o modificato in Platform Designer. In questa situazione è possibile eseguire i seguenti comandi per generare sintesi e simulazione file set.

• Per creare un progetto compilabile, devi eseguire lo script quartus_sh -t make_qii_design.tcl nella directory di destinazione.
• Per creare un progetto di simulazione, devi eseguire lo script quartus_sh -t make_sim_design.tcl nella directory di destinazione.

Informazioni correlate

• Simulazione Esample Design a pagina 19
• Intel Arria 10 EMIF IP – Simulazione IP di memoria

Simulazione contro implementazione hardware

Per la simulazione dell'interfaccia di memoria esterna, è possibile selezionare salta calibrazione o calibrazione completa nella scheda Diagnostica durante la generazione IP.
Modelli di simulazione EMIF
Questa tabella confronta le caratteristiche dei modelli di calibrazione skip e di calibrazione completa.
Tabella 2. Modelli di simulazione EMIF: salta calibrazione rispetto a calibrazione completa

Salta la calibrazione	Calibrazione completa
Simulazione a livello di sistema incentrata sulla logica utente.	Simulazione dell'interfaccia di memoria incentrata sulla calibrazione.
I dettagli della calibrazione non vengono acquisiti.	Cattura tutte le stages di calibrazione.
continua…

Salta la calibrazione	Calibrazione completa
Ha la capacità di memorizzare e recuperare i dati.	Include livellamento, raddrizzamento per bit, ecc.
Rappresenta l'efficienza accurata.
Non considera l'inclinazione della scheda.

Simulazione RTL contro implementazione hardware
Questa tabella evidenzia le principali differenze tra la simulazione EMIF e l'implementazione hardware.
Tabella 3. Simulazione EMIF RTL rispetto all'implementazione hardware

Simulazione RTL	Implementazione hardware
Il codice di inizializzazione e calibrazione di Nios® viene eseguito in parallelo.	L'inizializzazione di Nios e il codice di calibrazione vengono eseguiti in sequenza.
Le interfacce affermano il segnale del segnale cal_done simultaneamente nella simulazione.	Operazioni più corrette determinano l'ordine di calibrazione e le interfacce non affermano cal_done contemporaneamente.

Dovresti eseguire simulazioni RTL basate sui modelli di traffico per l'applicazione del tuo progetto. Si noti che la simulazione RTL non modella i ritardi di traccia PCB che possono causare una discrepanza nella latenza tra la simulazione RTL e l'implementazione hardware.

Simulazione dell'IP dell'interfaccia di memoria esterna con ModelSim

Questa procedura mostra come simulare il progetto EMIF esamplui.

1. Avvia il software Mentor Graphics* ModelSim e seleziona File ➤ Modifica directory. Passare alla directory sim/ed_sim/mentor all'interno del progetto generato esampcartella le.
2. Verificare che la finestra Trascrizione sia visualizzata nella parte inferiore dello schermo. Se la finestra Trascrizione non è visibile, visualizzala facendo clic View ➤ Trascrizione.
3. Nella finestra Trascrizione, esegui source msim_setup.tcl.
4. Al termine dell'esecuzione di msim_setup.tcl, eseguire ld_debug nella finestra Trascrizione.
5. Al termine dell'esecuzione di ld_debug, verificare che sia visualizzata la finestra Oggetti. Se la finestra Oggetti non è visibile, visualizzala facendo clic View ➤ Oggetti.
6. Nella finestra Oggetti selezionare i segnali che si desidera simulare facendo clic con il pulsante destro del mouse e selezionando Aggiungi onda.
7. Dopo aver finito di selezionare i segnali per la simulazione, esegui run -all nella finestra Transcript. La simulazione viene eseguita fino al completamento.
8. Se la simulazione non è visibile, fare clic su View ➤ Onda.

Informazioni correlate

Intel Arria 10 EMIF IP – Simulazione IP di memoria

Posizionamento dei pin per Intel Arria 10 EMIF IP

Questo argomento fornisce le linee guida per il posizionamento dei pin.

Sopraview

Gli FPGA Intel Arria 10 hanno la seguente struttura:

• Ogni dispositivo contiene 2 colonne I/O.
• Ogni colonna I/O contiene fino a 8 banchi I/O.
• Ogni banco I/O contiene 4 corsie.
• Ogni corsia contiene 12 pin I/O (GPIO) generici.

Linee guida generali sui pin

I seguenti punti forniscono linee guida generali per i pin:

• Assicurarsi che i pin per una data interfaccia di memoria esterna risiedano all'interno di una singola colonna I/O.
• Le interfacce che si estendono su più banche devono soddisfare i seguenti requisiti:
  • Le banche devono essere adiacenti l'una all'altra. Per informazioni sui banchi adiacenti, fare riferimento alla Guida per l'utente IP delle interfacce di memoria esterna Intel Arria 10.
  • L'indirizzo e il banco di comando devono risiedere in un banco centrale per ridurre al minimo la latenza. Se l'interfaccia di memoria utilizza un numero pari di banchi, l'indirizzo e il banco comandi possono risiedere in uno dei due banchi centrali.
• I pin inutilizzati possono essere utilizzati come pin I/O generici.
• Tutti gli indirizzi, i comandi ei pin associati devono risiedere all'interno di un singolo banco.
• Indirizzo, comando e pin dati possono condividere un banco nelle seguenti condizioni:
  • Indirizzo, comando e pin dati non possono condividere una corsia I/O.
  • Solo una corsia I/O inutilizzata nel banco indirizzi e comandi può essere utilizzata per i pin dati.

Tabella 4. Vincoli generali dei pin

Tipo di segnale	Vincolo
Flash di dati	Tutti i segnali appartenenti a un gruppo DQ devono risiedere nella stessa corsia I/O.
Dati	I pin DQ correlati devono risiedere nella stessa corsia I/O. I pin DM/DBI devono essere accoppiati con un pin DQ per un corretto funzionamento. Per i protocolli che non supportano le linee dati bidirezionali, i segnali di lettura devono essere raggruppati separatamente dai segnali di scrittura.
Indirizzo e Comando	I pin di indirizzo e comando devono risiedere in posizioni predefinite all'interno di un banco I/O.

Assegnazioni pin
Se hai applicato una preimpostazione del kit di sviluppo durante la generazione dell'IP, tutte le assegnazioni dei pin per il kit di sviluppo vengono generate automaticamente e possono essere verificate nel file .qsf file che si genera con il disegno esamplui.

Informazioni correlate

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP per DDR4
• Intel Arria 10 EMIF IP per QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP per QDR-IV
• Intel Arria 10 EMIF IP per RLDRAM 3
• Intel Arria 10 EMIF IP per LPDDR3

Compilazione e programmazione di Intel Arria 10 EMIF Design Example

Dopo aver effettuato le necessarie assegnazioni dei pin nel file .qsf file, puoi compilare il disegno esample nel software Intel Quartus Prime.

1. Passare alla cartella Intel Quartus Prime contenente il design exampla directory.
2. Apri il progetto Intel Quartus Prime file, (.qpf).
3. Per iniziare la compilazione, fare clic su Elaborazione ➤ Avvia compilazione. Il completamento con successo della compilazione genera un file .sof file, che consente l'esecuzione del progetto su hardware.
4. Per programmare il dispositivo con il progetto compilato, aprire il programmatore facendo clic su Strumenti ➤ Programmatore.
5. Nel programmatore, fai clic su Rilevamento automatico per rilevare i dispositivi supportati.
6. Selezionare il dispositivo Intel Arria 10 e quindi selezionare Cambia File.
7. Passare al ed_synth.sof generato file e seleziona Apri.
8. Fare clic su Avvia per iniziare a programmare il dispositivo Intel Arria 10. Quando il dispositivo è stato programmato correttamente, la barra di avanzamento in alto a destra della finestra dovrebbe indicare 100% (riuscito).

Debug di Intel Arria 10 EMIF Design Example

L'EMIF Debug Toolkit è disponibile per assistere nel debugging dei progetti di interfaccia di memoria esterna. Il toolkit consente di visualizzare i margini di lettura e scrittura e di generare diagrammi a occhio. Dopo aver programmato il kit di sviluppo Intel Arria 10, è possibile verificarne il funzionamento utilizzando EMIF Debug Toolkit.

1. Per avviare EMIF Debug Toolkit, accedere a Strumenti ➤ Strumenti di debug del sistema ➤ Toolkit interfaccia memoria esterna.
2. Fare clic su Inizializza connessioni.
3. Fare clic su Collega progetto al dispositivo. Viene visualizzata una finestra; verificare che sia selezionato il dispositivo corretto e che il file .sof file è selezionato.
4. Fare clic su Crea connessione interfaccia di memoria. Accettare le impostazioni predefinite facendo clic su OK.
5. Il kit di sviluppo Intel Arria 10 è ora configurato per funzionare con EMIF Debug Toolkit ed è possibile generare uno qualsiasi dei seguenti report facendo doppio clic sull'opzione corrispondente:

• Rieseguire la calibrazione. Produce un rapporto di calibrazione che riassume lo stato di calibrazione per gruppo DQ/DQS insieme ai margini per ciascun pin DQ/DQS.
• Margine conducente. Produce un rapporto che riassume i margini di lettura e scrittura per pin I/O. Ciò differisce dal margine di calibrazione perché il margine del driver viene acquisito durante il traffico in modalità utente anziché durante la calibrazione
• Genera diagramma dell'occhio. Genera diagrammi a occhio di lettura e scrittura per ciascun pin DQ in base ai modelli di dati di calibrazione.
• Calibra terminazione. Esegue lo sweep di diversi valori di terminazione e riporta i margini forniti da ciascun valore di terminazione. Utilizzare questa funzione per selezionare la terminazione ottimale per l'interfaccia di memoria.

Design esample Descrizione per memoria esterna Interfacce Intel Arria 10 FPGA IP

Quando parametrizzi e generi il tuo IP EMIF, puoi specificare che il sistema crei directory per la simulazione e la sintesi file insiemi e generare il file file imposta automaticamente. Se si seleziona Simulazione o Sintesi in Esampil design Files sull'esampNella scheda Disegni, il sistema crea una simulazione completa file insieme o una sintesi completa file impostato, in base alla selezione.

Sintesi Esampil design

La sintesi esample design contiene i blocchi principali mostrati nella figura sottostante.

• Un generatore di traffico, che è un sintetizzabile Avalon®-MM example driver che implementa uno schema pseudo-casuale di letture e scritture su un numero parametrizzato di indirizzi. Il generatore di traffico monitora anche i dati letti dalla memoria per garantire che corrispondano ai dati scritti e in caso contrario afferma un errore.
• Un'istanza dell'interfaccia di memoria, che include:
  • Un controller di memoria che funge da moderatore tra l'interfaccia Avalon-MM e l'interfaccia AFI.
  • Il PHY, che funge da interfaccia tra il controller di memoria e i dispositivi di memoria esterni per eseguire operazioni di lettura e scrittura.

Figura 5. Sintesi Esampil design

Se stai usando la funzione Ping Pong PHY, la sintesi esampil design include due generatori di traffico che inviano comandi a due dispositivi di memoria indipendenti attraverso due controller indipendenti e un PHY comune, come mostrato nella figura seguente.

Figura 6. Sintesi Esample Design per Ping Pong PHY

Se stai usando RLDRAM 3, il generatore di traffico nella sintesi esample design comunica direttamente con il PHY tramite AFI, come mostrato nella figura seguente.
Figura 7. Sintesi Esample Design per interfacce RLDRAM 3

Nota: Se uno o più dei parametri Modalità condivisione PLL, Modalità condivisione DLL o Modalità condivisione OCT sono impostati su qualsiasi valore diverso da Nessuna condivisione, la sintesi exampil design conterrà due istanze di interfaccia generatore di traffico/memoria. Le due istanze dell'interfaccia del generatore di traffico/memoria sono correlate solo da connessioni PLL/DLL/OCT condivise come definito dalle impostazioni dei parametri. Le istanze dell'interfaccia del generatore di traffico/memoria dimostrano come è possibile effettuare tali connessioni nei propri progetti.

Nota: Flusso di sintesi di terze parti come descritto nella Guida per l'utente di Intel Quartus Prime Standard Edition: la sintesi di terze parti non è un flusso supportato per EMIF IP.
Informazioni correlate
Generazione del progetto EMIF sintetizzabile Example a pagina 7

Simulazione Esampil design

La simulazione esample design contiene i blocchi principali mostrati nella figura seguente.

• Un esempio della sintesi example design. Come descritto nella sezione precedente, la sintesi example design contiene un generatore di traffico e un'istanza dell'interfaccia di memoria. Questi blocchi impostano per impostazione predefinita modelli di simulazione astratti ove appropriato per una simulazione rapida.
• Un modello di memoria, che funge da modello generico che aderisce alle specifiche del protocollo di memoria. Spesso i fornitori di memoria forniscono modelli di simulazione per i loro specifici componenti di memoria che è possibile scaricare dal loro websiti.
• Un verificatore di stato, che monitora i segnali di stato dall'IP dell'interfaccia di memoria esterna e dal generatore di traffico, per segnalare una condizione complessiva di esito positivo o negativo.

Figura 8. Simulazione Esampil design

Se stai usando la funzione Ping Pong PHY, la simulazione esampil design include due generatori di traffico che inviano comandi a due dispositivi di memoria indipendenti attraverso due controller indipendenti e un PHY comune, come mostrato nella figura seguente.

Figura 9. Simulazione Esample Design per Ping Pong PHY

Se stai usando RLDRAM 3, il generatore di traffico nella simulazione esample design comunica direttamente con il PHY tramite AFI, come mostrato nella figura seguente.

Figura 10. Simulazione Esample Design per interfacce RLDRAM 3

Informazioni correlate
Generazione dell'EMIF Design Example per la simulazione a pagina 10

Example Disegni Interfaccia Tab

L'editor dei parametri include un Example Designs tab che ti permette di parametrizzare e generare il tuo example disegni.l

Figura 11. EsampScheda Disegni nell'editor dei parametri delle interfacce di memoria esterna

Disponibile esample Design Sezione
Il menu a discesa Seleziona design consente di selezionare l'es. desideratoample design. Attualmente, EMIF Example Design è l'unica scelta disponibile ed è selezionata per impostazione predefinita.

Cronologia delle revisioni del documento per le interfacce di memoria esterna Intel Arria 10 FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Cambiamenti
2021.03.29	21.1	• Nel ExampGuida rapida alla progettazione di le capitolo, rimossi i riferimenti al simulatore NCSim*.
2018.09.24	18.1	• Cifre aggiornate nel Generazione del progetto EMIF sintetizzabile Example E Generazione dell'EMIF Design Example per Simulazione argomenti.
2018.05.07	18.0	• Modificato il titolo del documento da Interfacce di memoria esterna Intel Arria 10 IP Design Example Guida per l'utente A Memoria esterna Interfacce Intel Arria 10 FPGA IP Design Example Guida per l'utente. • Punti elenco corretti nel file Sopraview sezione del Posizionamento dei pin per Intel Arria 10 EMIF IP argomento.

Data	Versione	Cambiamenti
novembre 2017	2017.11.06	Versione iniziale.

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.

• Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Documenti / Risorse

intel UG-20118 Memoria esterna Interfacce Arria 10 FPGA IP Design Example [pdf] Guida utente UG-20118 Memoria esterna Interfacce Arria 10 FPGA IP Design Example, UG-20118, Memoria esterna Interfacce Arria 10 FPGA IP Design Example, Interfacce Arria 10 FPGA IP Design Esample, 10 FPGA IP Design Esample

Riferimenti

• Manuale d'uso