IGLOO2HPMS
Configurazione della matrice del bus AHB
Introduzione
Il System Builder IGLOO2 configura automaticamente la mappatura della memoria per te in base alle selezioni della memoria da utilizzare nel progetto. Non è necessaria alcuna configurazione utente della mappatura della memoria.
È possibile utilizzare il configuratore HPMS AHB Bus Matrix per configurare gli schemi di arbitrato. Per configurare le opzioni di accesso di AHB Bus Matrix, utilizzare la scheda Security nel System Builder (come mostrato nella Figura 1).
I valori inseriti nel configuratore verranno caricati nel blocco SYSREG all'accensione o quando il pad esterno DEVRST_N viene asserito/de-asserito.
In questo documento forniamo una breve descrizione di queste opzioni. Per maggiori dettagli si rimanda al Microsemi IGLOO2 Silicon Guide per l'utente.
Opzioni di configurazione
Arbitrato
Ciascuno dei dispositivi slave sulla matrice del bus AHB contiene un arbitro. L'arbitrato si svolge a due livelli. Al primo livello vengono valutati i master con priorità fissa più alta per qualsiasi richiesta di accesso allo slave. Al secondo livello, i restanti bus vengono valutati in modalità round robin per qualsiasi richiesta di accesso allo slave.
Nota che puoi sovrascrivere dinamicamente lo schema di arbitrato nel loro codice di runtime al volo. I seguenti parametri di configurazione dell'arbitraggio slave sono registri programmabili dall'utente nel blocco SYSREG.
È possibile configurare i seguenti parametri dalla scheda HPMS AHB Bus Matrix delle opzioni HPMS.
- Peso programmabile – MASTER_WEIGHT0_CR e MASTER_WEIGHT1_CR sono registri programmabili a 5 bit situati nel blocco SYSREG che definiscono il numero di trasferimenti consecutivi che il master pesato può eseguire senza essere interrotto da un master a priorità fissa o prima di passare al master successivo nel ciclo WRR. Il Round Robin Weight per ciascuno dei Master è configurabile dall'utente per valori compresi tra 1 e 32. Il valore predefinito è 1 (Figura 1-1).
- Latenza massima dello slave programmabile – Latenza massima dello slave, ESRAM_MAX_LAT sono registri programmabili a 3 bit situati nel blocco SYSREG che decidono il tempo di attesa di picco per un master a priorità fissa che arbitra l'accesso eSRAM mentre il master WRR accede allo slave. Dopo il periodo di latenza definito, il master WRR deve nuovamente arbitrare per l'accesso slave. La latenza massima dello slave può essere configurata da 1 a 8 cicli di clock (8 di default). ESRAM_MAX_LAT è supportato solo per master a priorità fissa che indirizzano slave eSRAM; non ha effetto sui master WRR. Il progettista del sistema può utilizzare questa funzionalità per garantire che la latenza del processore per gli accessi a eSRAM sia limitata a un numero definito di cicli di clock. Questo per facilitare la limitazione della latenza ISR per le funzioni critiche in tempo reale (Figura 1-2).
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