Intel 4G Turbo-V FPGA IP
Informazioni sull'IP FPGA Intel® Turbo-V 4G
I codici di canale FEC (Forward Error Correction) migliorano comunemente l'efficienza energetica dei sistemi di comunicazione wireless. I codici turbo sono adatti per le comunicazioni mobili 3G e 4G (ad es. in UMTS e LTE) e per le comunicazioni satellitari. È possibile utilizzare i codici Turbo in altre applicazioni che richiedono un trasferimento affidabile delle informazioni su collegamenti di comunicazione con limiti di larghezza di banda o latenza in presenza di rumore che danneggia i dati. L'IP FPGA Intel® Turbo-V 4G comprende un acceleratore downlink e uplink per vRAN e include l'IP FPGA Turbo Intel. L'acceleratore di downlink aggiunge ridondanza ai dati sotto forma di informazioni di parità. L'acceleratore di uplink sfrutta la ridondanza per correggere un numero ragionevole di errori di canale.
Informazioni correlate
- Turbo Intel FPGA IP Guida per l'utente
- 3GPP TS 36.212 versione 15.2.1 Rilascio 15
Funzionalità IP Intel FPGA 4G Turbo-V
L'acceleratore di downlink include:
- Allegato del codice di ridondanza ciclica (CRC) del blocco di codice
- Codificatore turbo
- Abbinatore di velocità turbo con:
- Interlacciatore di sottoblocchi
- Collezionista di bit
- Selettore di bit
- Potatrice a punta
L'acceleratore di uplink include:
- Deinterlacciatore di sottoblocchi
- Turbo decoder con controllo CRC
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Supporto della famiglia di dispositivi IP Intel FPGA 4G Turbo-V
Intel offre i seguenti livelli di supporto dei dispositivi per Intel FPGA IP:
- Supporto avanzato: l'IP è disponibile per la simulazione e la compilazione per questa famiglia di dispositivi. Programmazione FPGA file Il supporto (.pof) non è disponibile per il software Quartus Prime Pro Stratix 10 Edition Beta e pertanto non è possibile garantire la chiusura temporale IP. I modelli di temporizzazione includono stime ingegneristiche iniziali dei ritardi sulla base delle prime informazioni post-layout. I modelli di temporizzazione sono soggetti a modifiche poiché i test del silicio migliorano la correlazione tra il silicio effettivo e i modelli di temporizzazione. È possibile utilizzare questo core IP per studi sull'architettura del sistema e sull'utilizzo delle risorse, simulazione, piedinatura, valutazioni della latenza del sistema, valutazioni temporali di base (budgeting della pipeline) e strategia di trasferimento I/O (larghezza del percorso dei dati, profondità del burst, compromessi con gli standard I/O ).
- Supporto preliminare: Intel verifica il core IP con modelli di temporizzazione preliminari per questa famiglia di dispositivi. Il core IP soddisfa tutti i requisiti funzionali, ma potrebbe essere ancora in fase di analisi dei tempi per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione con cautela.
- Supporto finale: Intel verifica l'IP con modelli temporali finali per questa famiglia di dispositivi. L'IP soddisfa tutti i requisiti funzionali e temporali per la famiglia di dispositivi. Puoi usarlo nei progetti di produzione.
Supporto della famiglia di dispositivi IP 4G Turbo-V
| Famiglia di dispositivi | Supporto |
| Intel Agilex™ | Anticipo |
| IntelArria® 10 | Finale |
| Intel Stratix® 10 | Anticipo |
| Altre famiglie di dispositivi | Nessun supporto |
Informazioni sulla versione per l'IP Intel FPGA 4G Turbo-V
Le versioni Intel FPGA IP corrispondono alle versioni del software Intel Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP ha un nuovo schema di controllo delle versioni. Il numero di versione Intel FPGA IP (XYZ) può cambiare con ciascuna versione del software Intel Quartus Prime. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
Informazioni sulla versione IP 4G Turbo-V
| Articolo | Descrizione |
| Versione | 1.0.0 |
| Data di rilascio | Aprile 2020 |
Prestazioni 4G Turbo-V e utilizzo delle risorse
Intel ha generato l'utilizzo delle risorse e le prestazioni compilando i progetti con il software Intel Quartus Prime v19.1. Utilizzare solo questi risultati approssimativi per la stima anticipata delle risorse FPGA (ad es. moduli logici adattativi (ALM)) richiesti da un progetto. La frequenza target è 300 MHz.
Utilizzo delle risorse dell'acceleratore di downlink e frequenza massima per i dispositivi Intel Arria 10
| Modulo | fMassimo (MHz) | Elemosina | ALUT | Registri | Memoria (bit) | Blocchi RAM (M20K) | Blocchi DSP |
| Acceleratore di downlink | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| allegato CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Codificatore turbo | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Corrispondente di tasso | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Interlacciatore di sottoblocchi | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Collezionista di bit | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Selettore di punte e potatore | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Utilizzo delle risorse dell'acceleratore di uplink e frequenza massima per i dispositivi Intel Arria 10
| Modulo | fMassimo (MHz) | Elemosina | Registri | Memoria (bit) | Blocchi RAM (M20K) | Blocchi DSP |
| Acceleratore di uplink | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Deinterlacciatore di sottoblocchi | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Decodificatore turbo | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Progettazione con IP FPGA Intel Turbo-V 4G
Struttura della directory IP 4G Turbo-V
È necessario installare manualmente l'IP dal programma di installazione IP.
Struttura della directory di installazione
Generazione di un IP 4G Turbo-V
È possibile generare un acceleratore di downlink o uplink. Per l'acceleratore di uplink, sostituire dl con ul nella directory o file nomi.
- Apri il software Intel Quartus Prime Pro.
- Selezionare File ➤ Creazione guidata nuovo progetto.
- Fare clic su Avanti.
- Immettere il nome del progetto dl_fec_wrapper_top e immettere la posizione del progetto.
- Seleziona il dispositivo Arria 10.
- Fare clic su Fine.
- Apri dl_fec_wrapper_top.qpf file disponibile nella directory del progetto Viene visualizzata la procedura guidata del progetto.
- Nella scheda Progettazione piattaforma:
- Crea dl_fec_wrapper_top.ip file usando l'hardware tcl file.
- Fare clic su Genera HDL per generare il progetto files.
- Nella scheda Genera, fare clic su Genera sistema banco di prova.
- Fare clic su Aggiungi tutto per aggiungere la sintesi files al progetto. IL files sono in src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Impostare dl_fec_wrapper_top.v file come entità di primo livello.
- Fare clic su Avvia compilazione per compilare questo progetto.
Simulazione di un IP Turbo-V 4G
Questa attività serve per simulare un acceleratore di downlink. Per simulare un acceleratore di uplink sostituire dl con ul in ogni directory o file nome.
- Apri il simulatore ModelSim 10.6d FPGA Edition.
- Cambia la directory in src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Cambia QUARTUS_INSTALL_DIR nella tua directory Intel Quartus Prime in msim_setup.tcl file, che si trova nella directory \sim\mentor
- Immettere il comando do load_sim.tcl nella finestra di trascrizione. Questo comando genera la libreria filese compila e simula il sorgente files in msim_setup.tcl file. I vettori di prova sono dentro filenome_aggiornamento.sv nella directory \sim.
IL fileaggiornamento del nome File Struttura
- Vettore di prova corrispondente files sono in sim\mentor\test_vectors
- Log.txt contiene il risultato di ogni pacchetto di test.
- Per l'acceleratore di downlink, encoder_pass_file.txt contiene il rapporto di superamento di ogni indice di pacchetti di test e codificatore_file_error.txt contiene il rapporto di errore di ogni indice dei pacchetti di test.
- Per l'acceleratore di uplink, Error_file.txt contiene il rapporto di errore di ogni indice dei pacchetti di test.
4G Turbo-V Intel FPGA IP Descrizione funzionale
L'IP Intel FPGA 4G Turbo-V comprende un acceleratore di downlink e un acceleratore di uplink.
- Architettura 4G Turbo-V a pagina 9
- Segnali e interfacce 4G Turbo-V a pagina 11
- Diagrammi di temporizzazione 4G Turbo-V a pagina 15
- Latenza e throughput 4G Turbo-V a pagina 18
Architettura 4G Turbo-V
L'IP Intel FPGA 4G Turbo-V comprende un acceleratore di downlink e un acceleratore di uplink.
Acceleratore di downlink 4G
L'acceleratore di downlink 4G Turbo è costituito da un blocco di collegamento CRC a blocco di codice e da un codificatore Turbo (Intel Turbo FPGA IP) e da un rate matcher. I dati di input sono larghi 8 bit e i dati di output sono larghi 24 bit. Il rate matcher è costituito da tre interlacciatori di sottoblocchi, un selettore di bit e un collettore di bit.
L'acceleratore downlink 4G implementa un collegamento CRC a blocchi di codice con algoritmo di calcolo CRC parallelo a 8 bit. L'input al blocco di collegamento CRC è largo 8 bit. In modalità normale, il numero di ingressi al blocco CRC è k-24, dove k è la dimensione del blocco basata sull'indice di dimensione. La sequenza CRC aggiuntiva di 24 bit viene allegata al blocco di dati in ingresso nel blocco di collegamento CRC e quindi passa al codificatore Turbo. Nella modalità di bypass CRC, il numero di ingressi è k dimensione di 8 bit di larghezza passato al blocco del codificatore Turbo.
Il codificatore Turbo utilizza un codice convoluzionale concatenato parallelo. Un codificatore convoluzionale codifica una sequenza di informazioni e un altro codificatore convoluzionale codifica una versione interlacciata della sequenza di informazioni. Il codificatore Turbo ha due codificatori convoluzionali costituenti a 8 stati e un interlacciatore interno del codice Turbo. Per ulteriori informazioni sul codificatore Turbo, fare riferimento alla Guida per l'utente di Turbo IP Core. Il rate matcher abbina il numero di bit nel blocco di trasporto al numero di bit che l'IP trasmette in tale allocazione. L'input e l'output del rate matcher sono a 24 bit. L'IP definisce il rate matching per i canali di trasporto codificati Turbo per ciascun blocco di codice. Il rate matcher comprende: subblock interleaver, bit collector e bit selector. L'acceleratore di downlink imposta il sottoblocco interlacciato per ogni flusso di output dalla codifica Turbo. I flussi includono un flusso di bit di messaggio, un flusso di bit di 1a parità e un flusso di bit di 2a parità. L'ingresso e l'uscita del sottoblocco interlacciato è largo 24 bit. Il raccoglitore di bit combina i flussi che provengono dall'interlacciatore di sottoblocchi. Questo blocco contiene buffer che memorizzano:
- Messaggi e bit di abilitazione del riempimento dal sottoblocco interlacciato.
- I bit di parità interlacciati del sottoblocco e i rispettivi bit di riempimento.
Collezionista di bit
Acceleratore di uplink del canale 4G
L'acceleratore uplink 4G Turbo è costituito da un deinterlacciatore sottoblocco e da un decodificatore turbo (Intel Turbo FPGA IP).
Il deinterlacciatore è costituito da tre blocchi in cui i primi due blocchi sono simmetrici e il terzo blocco è diverso.
La latenza del segnale pronto è 0.
Deinterlacciatore
Se si attiva la modalità bypass per il deinterlacciatore di sottoblocchi, l'IP legge i dati mentre li scrive nei blocchi di memoria nelle posizioni successive. L'IP legge i dati come e quando scrive i dati senza alcun interleaving. Il numero di dati di input nel deinterlacciatore del sottoblocco è K_π in modalità bypass e la lunghezza dei dati di output è k size (k è la dimensione del blocco di codice basata sul valore cb_size_index). La latenza dei dati di output del deinterlacciatore del sottoblocco dipende dalla dimensione del blocco di input K_π. L'IP legge i dati solo dopo aver scritto la dimensione del blocco di codice K_π dei dati di input. Quindi la latenza dell'output include anche il tempo di scrittura. La latenza nei dati di output dell'interlacciatore del sottoblocco è K_π+17. Il Turbo decoder calcola la sequenza trasmessa più probabile, in base alla samples che riceve. Per una spiegazione dettagliata, fare riferimento alla Guida per l'utente di Turbo Core IP. La decodifica dei codici di correzione degli errori è un confronto delle probabilità per diversi codici convoluzionali. Il decoder Turbo è costituito da due decoder single soft-in soft-out (SISO), che funzionano in modo iterativo. L'output del primo (decodificatore superiore) entra nel secondo per formare un'iterazione di decodifica Turbo. I blocchi interlacciatore e deinterlacciatore riordinano i dati in questo processo.
Informazioni correlate
Guida per l'utente di Turbo IP Core
Segnali e interfacce 4G Turbo-V
Acceleratore di downlink
Segnali dell'acceleratore di downlink
| Nome del segnale | Direzione | Larghezza in bit | Descrizione |
| clic | Ingresso | 1 | Ingresso clock 300 MHz. Tutti i segnali dell'interfaccia IP Turbo-V sono sincroni a questo clock. |
| reimposta_n | Ingresso | 1 | Reimposta la logica interna dell'intero IP. |
| sink_valid | Ingresso | 1 | Asserito quando i dati in sink_data sono validi. Quando sink_valid non viene affermato, l'IP interrompe l'elaborazione fino a quando sink_valid non viene riaffermato. |
| sink_data | Ingresso | 8 | In genere trasporta la maggior parte delle informazioni trasferite. |
| lavandino_sop | Ingresso | 1 | Indica l'inizio di un pacchetto in arrivo |
| affondare_eop | Ingresso | 1 | Indica la fine di un pacchetto in arrivo |
| affonda_pronto | Produzione | 1 | Indica quando l'IP può accettare dati |
| Sink_errore | Ingresso | 2 | Maschera a due bit per indicare gli errori che interessano i dati trasferiti nel ciclo corrente. |
| Crc_abilita | Ingresso | 1 | Abilita il blocco CRC |
| Cb_size_index | Ingresso | 8 | Immettere la dimensione del blocco di codice K |
| sink_rm_out_size | Ingresso | 20 | Dimensione del blocco di output del rate matcher, corrispondente a E. |
| sink_code_blocks | Ingresso | 15 | Dimensione del buffer flessibile per il blocco di codice corrente Ncb |
| sink_rv_idx | Ingresso | 2 | Indice versione ridondanza (0,1,2 o 3) |
| sink_rm_bypass | Ingresso | 1 | Abilita la modalità bypass nel rate matcher |
| sink_filler_bits | Ingresso | 6 | Il numero di bit di riempimento che l'IP inserisce nel trasmettitore quando l'IP esegue la segmentazione del blocco di codice. |
| sorgente_valida | Produzione | 1 | Asserito dall'IP quando sono presenti dati validi da emettere. |
| continua… | |||
| Nome del segnale | Direzione | Larghezza in bit | Descrizione |
| dati_origine | Produzione | 24 | Trasporta la maggior parte delle informazioni trasferite. Queste informazioni sono disponibili dove viene asserita la validità. |
| source_sop | Produzione | 1 | Indica l'inizio di un pacchetto. |
| fonte_eop | Produzione | 1 | Indica la fine di un pacchetto. |
| source_ready | Ingresso | 1 | La ricezione dei dati è valida dove viene asserito il segnale di pronto. |
| errore_origine | Produzione | 2 | Segnale di errore propagato da Turbo Encoder che indica violazioni del protocollo Avalon-ST sul lato sorgente
• 00: nessun errore • 01: Manca l'inizio del pacchetto • 10: Manca la fine del pacchetto • 11: Fine imprevista del pacchetto Anche altri tipi di errori possono essere contrassegnati come 11. |
| Source_blk_size | Produzione | 13 | Dimensione del blocco di codice di uscita K |
Interfacce dell'acceleratore di uplink
Segnali dell'acceleratore di uplink
| Segnale | Direzione | Larghezza in bit | Descrizione |
| clic | Ingresso | 1 | Ingresso clock 300 MHz. Tutti i segnali dell'interfaccia IP Turbo-V sono sincroni a questo clock. |
| reimposta_n | Ingresso | 1 | Reset del segnale di clock in ingresso |
| sink_valid | Ingresso | 1 | Ingresso streaming Avalon valido |
| sink_data | Ingresso | 24 | Dati di input per lo streaming di Avalon |
| lavandino_sop | Ingresso | 1 | Avalon streaming immette l'inizio del pacchetto |
| affondare_eop | Ingresso | 1 | Avalon streaming input fine pacchetto |
| continua… | |||
| Segnale | Direzione | Larghezza in bit | Descrizione |
| affonda_pronto | Ingresso | 1 | Ingresso streaming Avalon pronto |
| conf_valid | Ingresso | 1 | Conduit di configurazione ingresso valido |
| cb_size_index | Ingresso | 8 | Indice di iterazione della dimensione del blocco |
| max_iterazione | Ingresso | 5 | Massima iterazione |
| rm_bypass | Ingresso | 1 | Abilita la modalità bypass |
| sel_CRC24A | Ingresso | 1 | Specifica il tipo di CRC necessario per il blocco dati corrente:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Ingresso | 1 | Condotto di configurazione ingresso pronto |
| sorgente_valida | Produzione | 1 | Uscita streaming di Avalon valida |
| dati_origine | Produzione | 16 | Avalon dati di uscita in streaming |
| source_sop | Produzione | 1 | Avalon streaming output inizio del pacchetto |
| fonte_eop | Produzione | 1 | Uscita streaming Avalon alla fine del pacchetto |
| errore_origine | Produzione | 2 | Segnale di errore che indica violazioni del protocollo di streaming Avalon sul lato sorgente:
• 00: nessun errore • 01: Manca l'inizio del pacchetto • 10: Manca la fine del pacchetto • 11: Fine imprevista del pacchetto Anche altri tipi di errori possono essere contrassegnati come 11. |
| source_ready | Produzione | 1 | Uscita streaming Avalon pronta |
| Tipo_CRC | Produzione | 1 | Indica il tipo di CRC utilizzato per il blocco dati corrente:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Produzione | 13 | Specifica la dimensione del blocco in uscita |
| CRC_pass | Produzione | 1 | Indica se CRC ha avuto successo:
• 0: Fallito • 1: Passaggio |
| source_iter | Produzione | 5 | Mostra il numero di mezze iterazioni dopo le quali il Turbo decoder interrompe l'elaborazione del blocco di dati corrente. |
Avalon Streaming Interfacce in DSP Intel FPGA IP
Le interfacce di streaming di Avalon definiscono un protocollo standard, flessibile e modulare per il trasferimento dei dati da un'interfaccia sorgente a un'interfaccia sink. L'interfaccia di input è un sink di streaming Avalon e l'interfaccia di output è una sorgente di streaming Avalon. L'interfaccia di streaming di Avalon supporta i trasferimenti di pacchetti con pacchetti interlacciati su più canali. I segnali dell'interfaccia di streaming di Avalon possono descrivere le interfacce di streaming tradizionali che supportano un singolo flusso di dati senza conoscere i canali o i confini dei pacchetti. Tali interfacce contengono in genere dati, segnali pronti e validi. Le interfacce di streaming di Avalon possono anche supportare protocolli più complessi per il trasferimento di pacchetti e burst con pacchetti interlacciati su più canali. L'interfaccia di streaming di Avalon sincronizza intrinsecamente i progetti multicanale, il che consente di ottenere implementazioni efficienti e multiplexate nel tempo senza dover implementare logiche di controllo complesse. Le interfacce di streaming Avalon supportano la contropressione, che è un meccanismo di controllo del flusso in cui un sink può segnalare a una sorgente di interrompere l'invio di dati. Il sink utilizza in genere la contropressione per arrestare il flusso di dati quando i suoi buffer FIFO sono pieni o quando ha una congestione sul suo output.
Informazioni correlate
Specifiche dell'interfaccia Avalon
Diagrammi di temporizzazione 4G Turbo-V
Diagramma di temporizzazione per Write Logic con Codeblock 40
L'IP:
- Posiziona null 20 bit nella colonna da 0 a 19 e scrive i bit di dati dalla colonna 20.
- Scrive tutti i 44 bit in memoria in 6 cicli di clock.
- Scrive i bit di terminazione trellis nelle colonne da 28 a 31.
- Gli incrementi scrivono l'indirizzo per ogni riga.
- Genera un segnale di abilitazione alla scrittura per 8 singole RAM alla volta.
L'IP non scrive i bit di riempimento nella RAM. Invece, l'IP lascia il segnaposto per i bit di filtro nella RAM e inserisce i bit NULL nell'output durante il processo di lettura. La prima scrittura inizia dalla colonna 20.
Diagramma di temporizzazione per Read Logic con Codeblock 40
Per ogni lettura, vedi 8 bit in un ciclo di clock ma solo due bit sono validi. L'IP scrive questi due bit nel registro a scorrimento. Quando l'IP forma 8 bit, li invia all'interfaccia di output.
Diagramma di temporizzazione per Write Logic con Codeblock 6144
I bit di riempimento sono dalla colonna 0 alla 27 e i bit di dati dalla colonna 28. L'IP:
- Scrive tutti i 6,148 bit in memoria in 769 cicli di clock.
- Scrive i bit di terminazione trellis nelle colonne da 28 a 31.
- Gli incrementi scrivono l'indirizzo per ogni riga.
- Genera il segnale di abilitazione alla scrittura generato per 8 singole RAM alla volta.
L'IP non scrive i bit di riempimento nella RAM. Invece l'IP lascia il segnaposto per i bit di filtro nella RAM e inserisce i bit NULL in output durante il processo di lettura. La prima scrittura inizia dalla colonna 28.
Diagramma di temporizzazione per Read Logic con Codeblock 6144
Sul lato lettura, ogni lettura fornisce 8 bit. Durante la lettura della riga 193, l'IP ha letto 8 bit, ma solo un bit è valido. L'IP forma otto bit con i registri a scorrimento e li invia leggendo dalla colonna successiva.
Diagramma dei tempi di ingresso
Diagramma dei tempi di uscita
Latenza e throughput 4G Turbo-V
La latenza viene misurata tra l'ingresso del primo pacchetto SOP e l'uscita del primo pacchetto SOP. Il tempo di elaborazione viene misurato tra l'ingresso del primo pacchetto SOP e l'uscita dell'ultimo pacchetto EOP.
Acceleratore di downlink
Il throughput è la velocità con cui l'IP può pompare l'input nell'acceleratore di downlink non appena è pronto.
Latenza, tempo di elaborazione e throughput dell'acceleratore di downlink
Con la dimensione K massima di 6,144 e la dimensione E di 11,522. Tempo di elaborazione misurato per 13 blocchi di codice. La velocità di clock è di 300 MHz.
| K | E | Latenza | Tempo di elaborazione | Rendimento di ingresso | ||
| (cicli) | (noi) | (cicli) | (noi) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latenza e calcolo del tempo di elaborazione
- La figura mostra la procedura per calcolare la latenza, il tempo di elaborazione e il throughput.
Dimensione K contro latenza
Dimensione K contro latenza
- k=40 a 1408
Latenza e tempo di elaborazione dell'acceleratore di uplink
- Con il numero massimo di iterazioni = 6. La velocità di clock è 300 MHz.
K E Latenza Tempo di elaborazione (cicli) (noi) (cicli) (noi) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Latenza e tempo di elaborazione dell'acceleratore di uplink
- Con numero massimo di iterazioni = 8
| K | E | Latenza | Tempo di elaborazione | ||
| (cicli) | (noi) | (cicli) | (noi) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| continua… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Dimensione K vs latenza
- Per max_iter=6
Figura 19. Dimensione K rispetto al tempo di elaborazione
- Per max_iter=6
Dimensione K vs latenza
- Per max_iter=8
Dimensione K vs tempo di elaborazione
- Per max_iter=8
Cronologia delle revisioni del documento per la Guida dell'utente IP Intel FPGA 4G Turbo-V
| Data | Versione IP | Versione del software Intel Quartus Prime | Cambiamenti |
| 2020.11.18 | 1.0.0 | 20.1 | Tavolo rimosso in Prestazioni 4G Turbo-V e utilizzo delle risorse |
| 2020.06.02 | 1.0.0 | 20.1 | Versione iniziale. |
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Documenti / Risorse
 |
Intel 4G Turbo-V FPGA IP [pdf] Guida utente IP FPGA 4G Turbo-V, IP FPGA 4G Turbo-V |
