SmartFusion2MSS
Configurazione del controller DDR
Libero SoC v11.6 e versioni successive 

Introduzione

SmartFusion2 MSS ha un controller DDR integrato. Questo controller DDR è destinato a controllare una memoria DDR off-chip. È possibile accedere al controller MDDR sia dall'MSS che dalla struttura FPGA. Inoltre, il controller DDR può anche essere bypassato, fornendo un'interfaccia aggiuntiva alla struttura FPGA (Soft Controller Mode (SMC)).
Per configurare completamente il controller MSS DDR, è necessario:

1. Selezionare il percorso dati utilizzando MDDR Configurator.
2. Impostare i valori dei registri per i registri del controller DDR.
3. Seleziona le frequenze di clock della memoria DDR e il rapporto di clock tra struttura FPGA e MDDR (se necessario) utilizzando MSS CCC Configurator.
4. Collegare l'interfaccia di configurazione APB del controller come definito dalla soluzione di inizializzazione della periferica. Per i circuiti di inizializzazione MDDR creati da System Builder, fare riferimento a “Percorso di configurazione MSS DDR” a pagina 13 e alla Figura 2-7.
   È inoltre possibile creare i propri circuiti di inizializzazione utilizzando l'inizializzazione della periferica autonoma (non tramite System Builder). Fare riferimento alla Guida per l'utente di inizializzazione della periferica autonoma SmartFusion2.

Configuratore MDDR

Il configuratore MDDR viene utilizzato per configurare il percorso dati complessivo e i parametri della memoria DDR esterna per il controller MSS DDR.

La scheda Generale definisce le impostazioni della memoria e dell'interfaccia Fabric (Figura 1-1).
Impostazioni di memoria
Immettere il tempo di assestamento della memoria DDR. Questo è il tempo necessario per l'inizializzazione della memoria DDR. Il valore predefinito è 200 us. Fare riferimento alla scheda tecnica della memoria DDR per il valore corretto da inserire.
Utilizzare Impostazioni memoria per configurare le opzioni di memoria nell'MDDR.

• Tipo di memoria: LPDDR, DDR2 o DDR3
• Larghezza dati: 32 bit, 16 bit o 8 bit
• SECEDED ECC abilitato – ON o OFF
• Schema di arbitrato – Tipo-0, Tipo-1, Tipo-2,Tipo-3
• ID priorità più alta: i valori validi sono compresi tra 0 e 15
• Larghezza indirizzo (bit): fare riferimento alla scheda tecnica della memoria DDR per il numero di bit di indirizzo di riga, banco e colonna per la memoria LPDDR/DDR2/DDR3 in uso. selezionare il menu a tendina per scegliere il valore corretto per righe/banchi/colonne come da scheda tecnica della memoria LPDDR/DDR2/DDR3.

Nota: Il numero nell'elenco a discesa si riferisce al numero di bit dell'indirizzo, non al numero assoluto di righe/banchi/colonne. Per esample, se la tua memoria DDR ha 4 banchi, seleziona 2 (2 ²=4) per i banchi. Se la tua memoria DDR ha 8 banchi, seleziona 3 (2³ =8) per i banchi.

Impostazioni dell'interfaccia del tessuto
Per impostazione predefinita, il processore Hard Cortex-M3 è configurato per accedere al controller DDR. Puoi anche consentire a un Fabric Master di accedere al DDR Controller abilitando la casella di controllo Fabric Interface Setting. In questo caso puoi scegliere una delle seguenti opzioni:

• Utilizza un'interfaccia AXI: il Fabric Master accede al controller DDR tramite un'interfaccia AXI a 64 bit.
• Utilizzo di un'unica interfaccia AHBLite: il Fabric Master accede al controller DDR tramite un'unica interfaccia AHB a 32 bit.
• Utilizza due interfacce AHBLite: due Fabric Master accedono al controller DDR utilizzando due interfacce AHB a 32 bit.
  La configurazione view (Figura 1-1) si aggiorna in base alla selezione dell'interfaccia Fabric.

Potenza unità I/O (solo DDR2 e DDR3)
Seleziona uno dei seguenti punti di forza dell'unità per i tuoi I/O DDR:

• Metà della forza di guida
•  Potenza di guida completa

Libero SoC imposta lo standard I/O DDR per il sistema MDDR in base al tipo di memoria DDR e alla potenza dell'unità I/O (come mostrato nella Tabella 1-1).
Tabella 1-1 • Potenza dell'unità I/O e tipo di memoria DDR

Tipo di memoria DDR	Guida a metà forza	Guida a piena potenza
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Standard IO (solo LPDDR)
Seleziona una delle seguenti opzioni:

• LVCMOS18 (potenza minima) per standard IO LVCMOS 1.8 V. Utilizzato nelle tipiche applicazioni LPDDR1.
• Nota LPDDRI: prima di scegliere questo standard, assicurati che la tua scheda supporti questo standard. È necessario utilizzare questa opzione quando si prendono di mira le schede M2S-EVAL-KIT o SF2-STARTER-KIT. Gli standard IO LPDDRI richiedono che sulla scheda sia installato un resistore IMP_CALIB.

Calibrazione IO (solo LPDDR)
Scegliere una delle seguenti opzioni quando si utilizza lo standard IO LVCMOS18:

• On
• Spento (tipico)

L'attivazione e la disattivazione della calibrazione controllano facoltativamente l'uso di un blocco di calibrazione IO che calibra i driver IO su un resistore esterno. Quando è SPENTO, il dispositivo utilizza una regolazione del driver IO preimpostata.
Quando è attivo, richiede l'installazione di un resistore IMP_CALIB da 150 ohm sul PCB.
Viene utilizzato per calibrare l'IO in base alle caratteristiche del PCB. Tuttavia, se impostato su ON, è necessario installare un resistore altrimenti il ​​controller di memoria non verrà inizializzato.
Per ulteriori informazioni, fare riferimento all'applicazione delle linee guida per la progettazione di schede AC393-SmartFusion2 e IGLOO2
Nota e la Guida per l'utente delle interfacce DDR ad alta velocità SoC FPGA SmartFusion2.

Configurazione del controller MDDR

Quando si utilizza il controller MSS DDR per accedere a una memoria DDR esterna, il controller DDR deve essere configurato in fase di runtime. Ciò avviene scrivendo i dati di configurazione su registri di configurazione del controller DDR dedicati. Questi dati di configurazione dipendono dalle caratteristiche della memoria DDR esterna e dall'applicazione. Questa sezione descrive come inserire questi parametri di configurazione nel configuratore del controller MSS DDR e come vengono gestiti i dati di configurazione come parte della soluzione complessiva di inizializzazione delle periferiche.

Registri di controllo MSS DDR
Il controller MSS DDR dispone di una serie di registri che devono essere configurati in fase di runtime. I valori di configurazione per questi registri rappresentano parametri diversi, come la modalità DDR, l'ampiezza PHY, la modalità burst ed ECC. Per dettagli completi sui registri di configurazione del controller DDR, fare riferimento alla Guida per l'utente delle interfacce DDR ad alta velocità SoC FPGA SmartFusion2.
Configurazione dei registri MDDR
Utilizzare le schede Inizializzazione memoria (Figura 2-1, Figura 2-2 e Figura 2-3) e Temporizzazione memoria (Figura 2-4) per immettere i parametri che corrispondono alla memoria DDR e all'applicazione. I valori immessi in queste schede vengono automaticamente tradotti nei valori di registro appropriati. Quando si fa clic su un parametro specifico, il registro corrispondente viene descritto nel riquadro Descrizione registro (parte inferiore nella Figura 1-1 a pagina 4).
Inizializzazione della memoria
La scheda Inizializzazione memoria ti consente di configurare il modo in cui desideri inizializzare le tue memorie LPDDR/DDR2/DDR3. Il menu e le opzioni disponibili nella scheda Inizializzazione memoria variano in base al tipo di memoria DDR (LPDDR/DDR2/DDR3) utilizzata. Fare riferimento alla scheda tecnica della memoria DDR quando si configurano le opzioni. Quando si modifica o si immette un valore, il riquadro Descrizione registro fornisce il nome del registro e il valore del registro che viene aggiornato. I valori non validi vengono contrassegnati come avvisi. La Figura 2-1, la Figura 2-2 e la Figura 2-3 mostrano la scheda Inizializzazione rispettivamente per LPDDR, DDR2 e DDR3.

• Modalità di cronometraggio: seleziona la modalità di cronometraggio 1T o 2T. In 1T (la modalità predefinita), il controller DDR può emettere un nuovo comando ad ogni ciclo di clock. Nella modalità di temporizzazione 2T, il controller DDR mantiene l'indirizzo e il bus di comando validi per due cicli di clock. Ciò riduce l'efficienza del bus a un comando ogni due clock, ma raddoppia la quantità di tempo di configurazione e attesa.
• Aggiornamento automatico array parziale (solo LPDDR). Questa funzione serve per il risparmio energetico per LPDDR.
  Selezionare una delle seguenti opzioni affinché il controller aggiorni la quantità di memoria durante un aggiornamento automatico:
  – Array completo: banchi 0, 1,2 e 3
  – Mezzo array: banchi 0 e 1
  – Array dei quarti: banco 0
  – Un ottavo array: banco 0 con indirizzo di riga MSB=0
  – Array di un sedicesimo: banco 0 con indirizzo di riga MSB e MSB-1 entrambi uguali a 0.
  Per tutte le altre opzioni, fare riferimento alla scheda tecnica della memoria DDR quando si configurano le opzioni.
  

Tempo di memoria
Questa scheda consente di configurare i parametri di temporizzazione della memoria. Fare riferimento alla scheda tecnica della memoria LPDDR/DDR2/DDR3 quando si configurano i parametri di temporizzazione della memoria.
Quando si modifica o si immette un valore, il riquadro Descrizione registro fornisce il nome del registro e il valore del registro che viene aggiornato. I valori non validi vengono contrassegnati come avvisi.

Importazione della configurazione DDR Files
Oltre a inserire i parametri della memoria DDR utilizzando le schede Inizializzazione memoria e Temporizzazione, è possibile importare i valori del registro DDR da a file. Per fare ciò, fai clic sul pulsante Importa configurazione e vai al testo file contenente nomi e valori dei registri DDR. La Figura 2-5 mostra la sintassi della configurazione di importazione.

Nota: Se si sceglie di importare i valori di registro anziché immetterli utilizzando la GUI, è necessario specificare tutti i valori di registro necessari. Per i dettagli, fare riferimento alla Guida per l'utente delle interfacce DDR ad alta velocità SoC FPGA SmartFusion2.

Esportazione della configurazione DDR Files
È inoltre possibile esportare i dati di configurazione del registro corrente in un testo file. Questo file conterrà i valori di registro che hai importato (se presenti) così come quelli che sono stati calcolati dai parametri della GUI immessi in questa finestra di dialogo.
Se desideri annullare le modifiche apportate alla configurazione del registro DDR, puoi farlo con Ripristina impostazioni predefinite. Tieni presente che questa operazione elimina tutti i dati di configurazione del registro ed è necessario reimportare o inserire nuovamente questi dati. I dati vengono ripristinati ai valori di ripristino hardware.
Dati generati
Fare clic su OK per generare la configurazione. In base all'input nelle schede Generale, Temporizzazione memoria e Inizializzazione memoria, il configuratore MDDR calcola i valori per tutti i registri di configurazione DDR ed esporta questi valori nel progetto firmware e nella simulazione fileS. L'esportato file la sintassi è mostrata nella Figura 2-6.

Firmware

Quando generi lo SmartDesign, quanto segue filevengono generati nel file directory /firmware/drivers_config/sys_config. Questi fileI messaggi sono necessari affinché il core del firmware CMSIS venga compilato correttamente e contengano informazioni relative al progetto attuale, inclusi i dati di configurazione delle periferiche e le informazioni sulla configurazione dell'orologio per MSS. Non modificarli files manualmente poiché vengono ricreati ogni volta che il progetto root viene rigenerato.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – Dati di configurazione MDDR.
• Sys_config_fddr_define.h – Dati di configurazione FDDR.
•  sys_config_mss_clocks.h – Configurazione degli orologi MSS

Simulazione
Quando generi lo SmartDesign associato al tuo MSS, la seguente simulazione filevengono generati nel file directory /simulazione:

•  test.bfm: BFM di livello superiore file che viene prima "eseguito" durante qualsiasi simulazione che utilizza il processore Cortex-M2 di SmartFusion3 MSS. Esegue periferiche_init.bfm e user.bfm, in quest'ordine.
•  periferiche_init.bfm – Contiene la procedura BFM che emula la funzione CMSIS::SystemInit() eseguita su Cortex-M3 prima di immettere la procedura main(). Essenzialmente copia i dati di configurazione per qualsiasi periferica utilizzata nella progettazione nei registri di configurazione delle periferiche corretti e quindi attende che tutte le periferiche siano pronte prima di affermare che l'utente può utilizzare queste periferiche.
• MDDR_init.bfm – Contiene comandi di scrittura BFM che simulano le scritture dei dati del registro di configurazione MSS DDR immessi (utilizzando la finestra di dialogo Modifica registri sopra) nei registri del controller DDR.
• user.bfm – Destinato ai comandi dell'utente. Puoi simulare il datapath aggiungendo i tuoi comandi BFM in questo file. Comandi in questo file verrà "eseguito" al termine del completamento di periferiche_init.bfm.

Utilizzando il fileCome sopra, il percorso di configurazione viene simulato automaticamente. Devi solo modificare user.bfm file per simulare il datapath. Non modificare test.bfm, periferiche_init.bfm o MDDR_init.bfm files come questi filevengono ricreati ogni volta che il progetto root viene rigenerato.

Percorso di configurazione MSS DDR
La soluzione di inizializzazione della periferica richiede che, oltre a specificare i valori del registro di configurazione MSS DDR, si configuri il percorso dei dati di configurazione APB in MSS (FIC_2). La funzione SystemInit() scrive i dati nei registri di configurazione MDDR tramite l'interfaccia FIC_2 APB.
Nota: Se si utilizza System Builder, il percorso di configurazione viene impostato e connesso automaticamente.

Per configurare l'interfaccia FIC_2:

1. Aprire la finestra di dialogo del configuratore FIC_2 (Figura 2-7) dal configuratore MSS.
2. Selezionare l'opzione Inizializza periferiche utilizzando Cortex-M3.
3. Assicurati che MSS DDR sia selezionato, così come i blocchi Fabric DDR/SERDES se li stai utilizzando.
4.  Fare clic su OK per salvare le impostazioni. Ciò esporrà le porte di configurazione FIC_2 (interfacce bus Clock, Reset e APB), come mostrato nella Figura 2-8.
5.  Generare l'MSS. Le porte FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) sono ora esposte all'interfaccia MSS e possono essere collegate a CoreConfigP e CoreResetP secondo la specifica della soluzione di inizializzazione della periferica.

Per i dettagli completi sulla configurazione e la connessione dei core CoreConfigP e CoreResetP, fare riferimento alla Guida per l'utente per l'inizializzazione delle periferiche.

Descrizione della porta

Interfaccia DDR PHY
Tabella 3-1 • Interfaccia DDR PHY

Nome della porta	Direzione	Descrizione
MDDR_CAS_N	FUORI	CASN DRAM
MDDR_CKE	FUORI	DRAM CKE
MDDR_CLK	FUORI	Orologio, lato P
MDDR_CLK_N	FUORI	Orologio, lato N
MDDR_CS_N	FUORI	CS NDRAM
MDDR_ODT	FUORI	ODT DRAM
MDDR_RAS_N	FUORI	DRAMRASN
MDDR_RESET_N	FUORI	Ripristino DRAM per DDR3. Ignora questo segnale per le interfacce LPDDR e DDR2. Contrassegnalo inutilizzato per le interfacce LPDDR e DDR2.
MDDR_WE_N	FUORI	DRAM WEN
MDDR_ADDR[15:0]	FUORI	Bit indirizzo DRAM
MDDR_BA[2:0]	FUORI	Indirizzo della banca Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Dramma maschera dati
MDDR_DQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato P
MDDR_DQS_N ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato N
MDDR_DQ ([31:0]/[15:0]/[7:0])	DENTRO FUORI	Ingresso/uscita dati DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO nel segnale
MDDR_DQS_TMATCH_0_OUT	FUORI	Segnale di uscita FIFO
MDDR_DQS_TMATCH_1_IN	IN	FIFO in segnale (solo 32 bit)
MDDR_DQS_TMATCH_1_OUT	FUORI	Segnale di uscita FIFO (solo 32 bit)
MDDR_DM_RDQS_ECC	DENTRO FUORI	Maschera dati ECC Dram
MDDR_DQS_ECC	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato P
MDDR_DQS_ECC_N	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita dati DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO nel segnale
MDDR_DQS_TMATCH_ECC_OUT	FUORI	Segnale di uscita ECC FIFO (solo 32 bit)

Nota: Le larghezze delle porte per alcune porte cambiano a seconda della selezione della larghezza PHY. La notazione "[a:0]/[b:0]/[c:0]" viene utilizzata per denotare tali porte, dove "[a:0]" si riferisce alla larghezza della porta quando è selezionata una larghezza PHY a 32 bit , "[b:0]" corrisponde a una larghezza PHY di 16 bit e "[c:0]" corrisponde a una larghezza PHY di 8 bit.

Interfaccia bus Fabric Master AXI
Tabella 3-2 • Interfaccia bus Fabric Master AXI

Nome della porta	Direzione	Descrizione
DDR_AXI_S_AWREADY	FUORI	Scrivi l'indirizzo pronto
DDR_AXI_S_WREADY	FUORI	Scrivi l'indirizzo pronto
DDR_AXI_S_BID[3:0]	FUORI	Identificativo della risposta
DDR_AXI_S_BRESP[1:0]	FUORI	Scrivi la risposta
DDR_AXI_S_BVALID	FUORI	Scrivi risposta valida
DDR_AXI_S_ARREADY	FUORI	Leggi l'indirizzo pronto
DDR_AXI_S_RID[3:0]	FUORI	Leggi documento d'identità Tag
DDR_AXI_S_RRESP[1:0]	FUORI	Leggi la risposta
DDR_AXI_S_RDATA[63:0]	FUORI	Leggi i dati
DDR_AXI_S_RLAST	FUORI	Read Last Questo segnale indica l'ultimo trasferimento in un burst di lettura
DDR_AXI_S_RVALID	FUORI	Leggi l'indirizzo valido
DDR_AXI_S_AWID[3:0]	IN	Scrivi l'ID dell'indirizzo
DDR_AXI_S_AWADDR[31:0]	IN	Scrivi indirizzo
DDR_AXI_S_AWLEN[3:0]	IN	Durata dello scoppio
DDR_AXI_S_AWSIZE[1:0]	IN	Dimensione scoppiata
DDR_AXI_S_AWBURST[1:0]	IN	Tipo a raffica
DDR_AXI_S_AWLOCK[1:0]	IN	Tipo di blocco Questo segnale fornisce informazioni aggiuntive sulle caratteristiche atomiche del trasferimento
DDR_AXI_S_AWVALID	IN	Scrivi indirizzo valido
DDR_AXI_S_WID[3:0]	IN	Scrivi ID dati tag
DDR_AXI_S_WDATA[63:0]	IN	Scrivi dati
DDR_AXI_S_WSTRB[7:0]	IN	Scrivi flash
DDR_AXI_S_WLAST	IN	Scrivi per ultimo
DDR_AXI_S_WVALID	IN	Scrivi valido
DDR_AXI_S_BREADY	IN	Scrivi pronto
DDR_AXI_S_ARID[3:0]	IN	Leggi l'ID dell'indirizzo
DDR_AXI_S_ARADDR[31:0]	IN	Leggi l'indirizzo
DDR_AXI_S_ARLEN[3:0]	IN	Durata dello scoppio
DDR_AXI_S_ARSIZE[1:0]	IN	Dimensione scoppiata
DDR_AXI_S_ARBURST[1:0]	IN	Tipo a raffica
DDR_AXI_S_ARLOCK[1:0]	IN	Tipo di blocco
DDR_AXI_S_ARVALID	IN	Leggi l'indirizzo valido
DDR_AXI_S_RREADY	IN	Leggi l'indirizzo pronto

Tabella 3-2 • Interfaccia bus Fabric Master AXI (continua)

Nome della porta	Direzione	Descrizione
DDR_AXI_S_CORE_RESET_N	IN	Ripristino globale MDDR
DDR_AXI_S_RMW	IN	Indica se tutti i byte di una corsia a 64 bit sono validi per tutte le battute di un trasferimento AXI. 0: indica che tutti i byte in tutte le battute sono validi nel burst e che il controller dovrebbe scrivere comandi per impostazione predefinita 1: indica che alcuni byte non sono validi e il controller deve utilizzare per impostazione predefinita i comandi RMW Questo è classificato come segnale di banda laterale del canale di indirizzo di scrittura AXI ed è valido con il segnale AWVALID. Utilizzato solo quando ECC è abilitato.

Interfaccia bus Fabric Master AHB0
Tabella 3-3 • Interfaccia bus Fabric Master AHB0

Nome della porta	Direzione	Descrizione
DDR_AHB0_SHREADYOUT	FUORI	Slave AHBL pronto: quando è alto per una scrittura indica che l'MDDR è pronto ad accettare i dati e quando è alto per una lettura indica che i dati sono validi
DDR_AHB0_SHRESP	FUORI	Stato della risposta AHBL: se impostato su alto alla fine di una transazione, indica che la transazione è stata completata con errori. Quando viene abbassato al termine di una transazione indica che la transazione è stata completata con successo.
DDR_AHB0_SHRDATA[31:0]	FUORI	AHBL lettura dati: legge i dati dallo slave MDDR al master del tessuto
DDR_AHB0_SHSEL	IN	Selezione dello slave AHBL: quando affermato, l'MDDR è lo slave AHBL attualmente selezionato sul bus AHB della struttura
DDR_AHB0_SHADDR[31:0]	IN	Indirizzo AHBL – indirizzo byte sull'interfaccia AHBL
DDR_AHB0_SHBURST[2:0]	IN	Lunghezza scoppio AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Dimensione trasferimento AHBL: indica la dimensione del trasferimento corrente (solo transazioni da 8/16/32 byte)
DDR_AHB0_SHTRANS[1:0]	IN	Tipo di trasferimento AHBL: indica il tipo di trasferimento della transazione corrente
DDR_AHB0_SHMASTLOCK	IN	Blocco AHBL: quando affermato, il trasferimento corrente fa parte di una transazione bloccata
DDR_AHB0_SHWRITE	IN	Scrittura AHBL – Quando è alto indica che la transazione corrente è una scrittura. Quando è basso indica che la transazione corrente è una lettura
DDR_AHB0_S_HREADY	IN	AHBL pronto: quando è alto, indica che l'MDDR è pronto ad accettare una nuova transazione
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL scrive dati: scrive i dati dal master del tessuto all'MDDR

Interfaccia bus Fabric Master AHB1
Tabella 3-4 • Interfaccia bus Fabric Master AHB1

Nome della porta	Direzione	Descrizione
DDR_AHB1_SHREADYOUT	FUORI	Slave AHBL pronto: quando è alto per una scrittura indica che l'MDDR è pronto ad accettare i dati e quando è alto per una lettura indica che i dati sono validi
DDR_AHB1_SHRESP	FUORI	Stato della risposta AHBL: se impostato su alto alla fine di una transazione, indica che la transazione è stata completata con errori. Quando viene abbassato al termine di una transazione indica che la transazione è stata completata con successo.
DDR_AHB1_SHRDATA[31:0]	FUORI	AHBL lettura dati: legge i dati dallo slave MDDR al master del tessuto
DDR_AHB1_SHSEL	IN	Selezione dello slave AHBL: quando affermato, l'MDDR è lo slave AHBL attualmente selezionato sul bus AHB della struttura
DDR_AHB1_SHADDR[31:0]	IN	Indirizzo AHBL – indirizzo byte sull'interfaccia AHBL
DDR_AHB1_SHBURST[2:0]	IN	Lunghezza scoppio AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Dimensione trasferimento AHBL: indica la dimensione del trasferimento corrente (solo transazioni da 8/16/32 byte)
DDR_AHB1_SHTRANS[1:0]	IN	Tipo di trasferimento AHBL: indica il tipo di trasferimento della transazione corrente
DDR_AHB1_SHMASTLOCK	IN	Blocco AHBL: quando affermato, il trasferimento corrente fa parte di una transazione bloccata
DDR_AHB1_SHWRITE	IN	Scrittura AHBL – Quando è alto indica che la transazione corrente è una scrittura. Quando è basso indica che la transazione corrente è una lettura.
DDR_AHB1_SHREADY	IN	AHBL pronto: quando è alto, indica che l'MDDR è pronto ad accettare una nuova transazione
DDR_AHB1_SHWDATA[31:0]	IN	AHBL scrive dati: scrive i dati dal master del tessuto all'MDDR

Interfaccia bus AXI in modalità controller memoria soft
Tabella 3-5 • Interfaccia bus AXI in modalità controller memoria software

Nome della porta	Direzione	Descrizione
SMC_AXI_M_WLAST	FUORI	Scrivi per ultimo
SMC_AXI_M_WVALID	FUORI	Scrivi valido
SMC_AXI_M_AWLEN[3:0]	FUORI	Durata dello scoppio
SMC_AXI_M_AWBURST[1:0]	FUORI	Tipo a raffica
SMC_AXI_M_BREADY	FUORI	Risposta pronta
SMC_AXI_M_AWVALID	FUORI	Scrivi indirizzo valido
SMC_AXI_M_AWID[3:0]	FUORI	Scrivi l'ID dell'indirizzo
SMC_AXI_M_WDATA[63:0]	FUORI	Scrivi dati
SMC_AXI_M_ARVALID	FUORI	Leggi l'indirizzo valido
SMC_AXI_M_WID[3:0]	FUORI	Scrivi ID dati tag
SMC_AXI_M_WSTRB[7:0]	FUORI	Scrivi flash
SMC_AXI_M_ARID[3:0]	FUORI	Leggi l'ID dell'indirizzo
SMC_AXI_M_ARADDR[31:0]	FUORI	Leggi l'indirizzo
SMC_AXI_M_ARLEN[3:0]	FUORI	Durata dello scoppio
SMC_AXI_M_ARSIZE[1:0]	FUORI	Dimensione scoppiata
SMC_AXI_M_ARBURST[1:0]	FUORI	Tipo a raffica
SMC_AXI_M_AWADDR[31:0]	FUORI	Scrivi indirizzo
SMC_AXI_M_RREADY	FUORI	Leggi l'indirizzo pronto
SMC_AXI_M_AWSIZE[1:0]	FUORI	Dimensione scoppiata
SMC_AXI_M_AWLOCK[1:0]	FUORI	Tipo di blocco Questo segnale fornisce informazioni aggiuntive sulle caratteristiche atomiche del trasferimento
SMC_AXI_M_ARLOCK[1:0]	FUORI	Tipo di blocco
SMC_AXI_M_BID[3:0]	IN	Identificativo della risposta
SMC_AXI_M_RID[3:0]	IN	Leggi documento d'identità Tag
SMC_AXI_M_RRESP[1:0]	IN	Leggi la risposta
SMC_AXI_M_BRESP[1:0]	IN	Scrivi la risposta
SMC_AXI_M_AWREADY	IN	Scrivi l'indirizzo pronto
SMC_AXI_M_RDATA[63:0]	IN	Leggi i dati
SMC_AXI_M_WREADY	IN	Scrivi pronto
SMC_AXI_M_BVALID	IN	Scrivi risposta valida
SMC_AXI_M_ARREADY	IN	Leggi l'indirizzo pronto
SMC_AXI_M_RLAST	IN	Read Last Questo segnale indica l'ultimo trasferimento in un burst di lettura
SMC_AXI_M_RVALID	IN	Leggi valido

Modalità controller memoria soft Interfaccia bus AHB0
Tabella 3-6 • Interfaccia bus AHB0 in modalità controller di memoria software

Nome della porta	Direzione	Descrizione
SMC_AHB_M_HBURST[1:0]	FUORI	Lunghezza scoppio AHBL
SMC_AHB_M_HTRANS[1:0]	FUORI	Tipo di trasferimento AHBL: indica il tipo di trasferimento della transazione corrente.
SMC_AHB_M_HMASTLOCK	FUORI	Blocco AHBL: quando affermato, il trasferimento corrente fa parte di una transazione bloccata
SMC_AHB_M_HWRITE	FUORI	Scrittura AHBL: quando è alto indica che la transazione corrente è una scrittura. Quando è basso indica che la transazione corrente è una lettura
SMC_AHB_M_HSIZE[1:0]	FUORI	Dimensione trasferimento AHBL: indica la dimensione del trasferimento corrente (solo transazioni da 8/16/32 byte)
SMC_AHB_M_HWDATA[31:0]	FUORI	AHBL scrittura dati: scrive i dati dal master MSS al soft memory controller della struttura
SMC_AHB_M_HADDR[31:0]	FUORI	Indirizzo AHBL – indirizzo byte sull'interfaccia AHBL
SMC_AHB_M_HRESP	IN	Stato della risposta AHBL: se impostato su alto alla fine di una transazione, indica che la transazione è stata completata con errori. Quando viene abbassato al termine di una transazione indica che la transazione è stata completata con successo
SMC_AHB_M_HRDATA[31:0]	IN	AHBL lettura dati: legge i dati dal Fabric Soft Memory Controller al master MSS
SMC_AHB_M_HREADY	IN	AHBL pronto – Alto indica che il bus AHBL è pronto ad accettare una nuova transazione

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I miei casi
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Fuori dagli Stati Uniti
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Supporto tecnico ITAR
Per il supporto tecnico sugli FPGA RH e RT regolati dalle normative sul traffico internazionale di armi (ITAR), contattaci tramite soc_tech_itar@microsemi.com. In alternativa, in I miei casi, seleziona Sì nell'elenco a discesa ITAR. Per un elenco completo degli FPGA Microsemi regolamentati da ITAR, visitare l'ITAR web pagina.

A proposito di Microsemi
Microsemi Corporation (Nasdaq: MSCC) offre un portafoglio completo di semiconduttori e soluzioni di sistema per i mercati delle comunicazioni, della difesa e della sicurezza, aerospaziale e industriale. I prodotti includono circuiti integrati analogici a segnale misto, FPGA, SoC e ASIC ad alte prestazioni e resistenti alle radiazioni; prodotti per la gestione dell'energia; dispositivi di temporizzazione e sincronizzazione e soluzioni temporali precise, che stabiliscono lo standard mondiale per il tempo; dispositivi di elaborazione vocale; Soluzioni RF; componenti discreti; Soluzioni di storage e comunicazione aziendale, tecnologie di sicurezza e anti-t scalabiliampaltri prodotti; Soluzioni Ethernet; Circuiti integrati e midspan Power-over-Ethernet; nonché capacità e servizi di progettazione personalizzata. Microsemi ha sede ad Aliso Viejo, California e conta circa 4,800 dipendenti in tutto il mondo. Scopri di più su www.microsemi.com.
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Documenti / Risorse

Configurazione del controller Microsemi SmartFusion2 MSS DDR [pdf] Guida utente Configurazione controller SmartFusion2 MSS DDR, SmartFusion2 MSS, configurazione controller DDR, configurazione controller

Riferimenti

• Manuale d'uso