Informazioni sul prodotto

Microsemi DDR_AXI4_Arbiter è un dispositivo di implementazione hardware comunemente utilizzato nelle applicazioni video e grafiche. È progettato per supportare SDRAM (Synchronous Dynamic Random Access Memory) Double Data Rate (DDR) per un'elaborazione rapida nei sistemi video.
Il dispositivo è dotato di caratteristiche chiave come descrizione del design, ingressi e uscite, parametri di configurazione e diagramma di temporizzazione per una funzionalità efficiente.

Caratteristiche principali

• Supporta SDRAM DDR
• Descrizione del design efficiente
• Più ingressi e uscite
• Parametri configurabili per la personalizzazione
• Diagramma di temporizzazione per una valutazione accurata delle prestazioni

Famiglie supportate

DDR_AXI4_Arbiter è progettato per supportare un'ampia gamma di famiglie per applicazioni video e grafiche.

Istruzioni per l'uso del prodotto

Per utilizzare il dispositivo Microsemi DDR_AXI4_Arbiter, seguire le istruzioni di installazione fornite nel manuale dell'utente. Il dispositivo deve essere installato da un tecnico qualificato per garantire il corretto funzionamento. Una volta installato, il dispositivo può essere configurato utilizzando i parametri di configurazione forniti nel manuale utente. Il diagramma di temporizzazione dovrebbe essere utilizzato per valutare le prestazioni del dispositivo. In caso di problemi o domande relative al dispositivo, contattare l'assistenza alle vendite di Microsemi tramite le informazioni di contatto fornite.
Microsemi non fornisce alcuna garanzia, dichiarazione o garanzia in merito alle informazioni qui contenute o all'idoneità dei suoi prodotti e servizi per uno scopo particolare, né Microsemi si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi prodotto o circuito. I prodotti venduti ai sensi del presente documento e qualsiasi altro prodotto venduto da Microsemi sono stati soggetti a test limitati e non devono essere utilizzati insieme ad apparecchiature o applicazioni mission-critical. Eventuali specifiche di prestazione sono ritenute affidabili ma non sono verificate e l'Acquirente deve condurre e completare tutte le prestazioni e altri test dei prodotti, da solo e insieme, o installati in qualsiasi prodotto finale. L'Acquirente non farà affidamento su dati e specifiche o parametri di prestazione forniti da Microsemi. È responsabilità dell'Acquirente determinare autonomamente l'idoneità di eventuali prodotti e testare e verificare gli stessi. Le informazioni fornite da Microsemi di seguito sono fornite "così come sono, dov'è" e con tutti i difetti, e l'intero rischio associato a tali informazioni è interamente a carico dell'Acquirente. Microsemi non concede, in modo esplicito o implicito, a nessuna parte alcun diritto di brevetto, licenza o qualsiasi altro diritto di proprietà intellettuale, sia in relazione a tali informazioni stesse oa qualsiasi cosa descritta da tali informazioni. Le informazioni fornite in questo documento sono di proprietà di Microsemi e Microsemi si riserva il diritto di apportare modifiche alle informazioni contenute in questo documento oa qualsiasi prodotto e servizio in qualsiasi momento senza preavviso.
A proposito di Microsemi
Microsemi, una consociata interamente controllata di Microchip Technology Inc. (Nasdaq: MCHP), offre un portafoglio completo di semiconduttori e soluzioni di sistema per i mercati aerospaziale e della difesa, delle comunicazioni, dei data center e dell'industria. I prodotti includono circuiti integrati analogici a segnale misto ad alte prestazioni e resistenti alle radiazioni, FPGA, SoC e ASIC; prodotti per la gestione dell'energia; dispositivi di cronometraggio e sincronizzazione e soluzioni temporali precise, definendo lo standard mondiale per il tempo; dispositivi di elaborazione vocale; soluzioni RF; componenti discreti; soluzioni di storage e comunicazione aziendale, tecnologie di sicurezza e scalabile anti-tampaltri prodotti; soluzioni Ethernet; CI Power-over-Ethernet e midspan; oltre a funzionalità e servizi di progettazione personalizzati. Ulteriori informazioni su www.microsemi.com.
Sede Microsemi
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Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Revisione 1.0
La prima pubblicazione di questo documento.

Introduzione

I ricordi sono parte integrante di qualsiasi tipica applicazione video e grafica. Sono utilizzati per il buffering dei dati dei pixel video. Un buffering comune esample visualizza i frame buffer in cui i dati completi dei pixel video per un fotogramma sono bufferizzati nella memoria.
Double Data Rate (DDR) Synchronous Dynamic Random Access Memory (SDRAM) è una delle memorie comunemente utilizzate nelle applicazioni video per il buffering. La SDRAM viene utilizzata per la sua velocità necessaria per l'elaborazione rapida nei sistemi video.

Implementazione hardware

Descrizione del design

DDR AXI4 Arbiter fornisce un'interfaccia master AXI4 ai controller su chip DDR. L'arbitro supporta fino a otto canali di scrittura e otto canali di lettura. Il blocco arbitra tra otto canali di lettura per fornire l'accesso al canale di lettura AXI in base all'ordine di arrivo. Allo stesso modo in cui il blocco arbitra tra otto canali di scrittura per fornire l'accesso al canale di scrittura AXI in base all'ordine di arrivo. Tutti gli otto canali di lettura e scrittura hanno uguale priorità. L'interfaccia master AXI4 dell'IP Arbiter può essere configurata per varie larghezze di dati che vanno da 32 bit a 512 bit.
La figura seguente mostra il diagramma di pinout di livello superiore dell'Arbiter DDR AXI4.
Diagramma a blocchi di pin-out di primo livello per Native Arbiter Interface
Diagramma a blocchi di livello superiore per Arbiter Bus Interface
Una transazione di lettura viene attivata impostando il segnale di ingresso r(x)_req_i alto su un particolare canale di lettura. L'arbitro risponde con un riconoscimento quando è pronto a servire la richiesta di lettura. Allora èamples l'indirizzo AXI iniziale e la dimensione del burst di lettura immessi dal master esterno. Il canale elabora gli input e genera le transazioni AXI richieste per leggere i dati dalla memoria DDR. L'output dei dati letti dall'arbitro è comune a tutti i canali di lettura. Durante la lettura dei dati, i dati letti validi del canale corrispondente diventano alti. La fine della transazione di lettura è indicata da un segnale di lettura completata quando tutti i byte richiesti vengono inviati.
Analogamente a una transazione di lettura, una transazione di scrittura viene attivata impostando il segnale di ingresso w(x)_req_i alto. Insieme al segnale di richiesta, durante la richiesta devono essere forniti l'indirizzo iniziale di scrittura e la lunghezza del burst. Quando l'arbitro è disponibile a soddisfare la richiesta di scrittura, risponde inviando un segnale di conferma sul canale corrispondente. Quindi l'utente deve fornire i dati di scrittura insieme al segnale di dati validi sul canale. Il numero di clock del periodo alto valido dei dati deve corrispondere alla lunghezza del burst. L'arbitro completa l'operazione di scrittura e imposta il segnale di scrittura completata alto indicando il completamento della transazione di scrittura.

Ingressi e uscite

La tabella seguente elenca gli ingressi e le porte di uscita dell'interfaccia DDR AXI4 Arbiter for Bus.
Porte di ingresso e uscita per interfaccia bus Arbiter








Porte di input e output per l'interfaccia Native Arbiter

Parametri di configurazione

La tabella seguente elenca i parametri di configurazione utilizzati nell'implementazione hardware di DDR AXI4 Arbiter. Questi sono parametri generici e possono essere variati in base ai requisiti dell'applicazione.

Diagramma temporale

La figura seguente mostra la connessione degli ingressi di richiesta di lettura e scrittura, l'indirizzo di memoria iniziale, gli ingressi di scrittura dal master esterno, il riconoscimento di lettura o scrittura e gli ingressi di completamento di lettura o scrittura dati dall'arbitro.
Diagramma di temporizzazione per i segnali utilizzati in scrittura/lettura tramite l'interfaccia AXI4
La figura seguente mostra la connessione tra l'ingresso dati in scrittura dal master esterno e l'ingresso dati valido. Questo è lo stesso per otto canali di scrittura.
Diagramma dei tempi per la scrittura nella memoria interna
La figura seguente mostra il collegamento tra l'uscita dati letti verso il master esterno e l'uscita dati valida per tutti gli otto canali letti.
Diagramma temporale per i dati ricevuti tramite l'arbitro DDR AXI4 per i canali di lettura
Licenza
L'IP può essere utilizzato in modalità RTL senza alcuna licenza.

Istruzioni per l'installazione

Il core deve essere installato nel software Libero. Viene eseguito automaticamente tramite la funzione di aggiornamento del catalogo in Libero o CPZ file può essere aggiunto manualmente utilizzando la funzione Aggiungi catalogo principale. Una volta che il CPZ file è installato in Libero, il core può essere configurato, generato e istanziato all'interno di SmartDesign per l'inclusione nel progetto Libero.
Per ulteriori istruzioni sull'installazione del core, sulla licenza e sull'uso generale, fare riferimento alla Guida in linea del SoC Libero.

Utilizzo delle risorse

Il blocco DDR AXI4 Arbiter è implementato su un FPGA PolarFire® (pacchetto MPF300T -1FCG1152E) per la configurazione di quattro canali di scrittura e quattro canali di lettura.