Core IP FPGA ID chip Intel

Ogni FPGA Intel® supportato ha un ID chip univoco a 64 bit. ID chip I core IP Intel FPGA consentono di leggere questo ID chip per l'identificazione del dispositivo.

Informazioni correlate

• Introduzione ai core IP FPGA Intel
  • Fornisce informazioni generali su tutti i core IP FPGA Intel, inclusa la parametrizzazione, la generazione, l'aggiornamento e la simulazione dei core IP.
• Generazione di uno script di installazione del simulatore combinato
  • Crea script di simulazione che non richiedono aggiornamenti manuali per aggiornamenti software o versioni IP.

Supporto del dispositivo

Core IP	Dispositivi supportati
ID chip Intel Stratix® 10 FPGA IP core	Intel Stratix 10
ID chip univoco Intel Arria® 10 FPGA IP core	Intel Aria 10
ID chip univoco Intel Cyclone® 10 GX FPGA IP core	Intel Ciclone 10 GX
ID chip univoco Intel MAX® 10 FPGA IP	Intel MAX10
ID chip univoco Intel FPGA IP core	Stratix V Arria V Ciclone V

Informazioni correlate

• ID chip univoco Intel MAX 10 FPGA IP Core

ID chip Intel Stratix 10 FPGA IP Core

• Questa sezione descrive il core IP Intel Stratix 10 FPGA ID chip.

Descrizione funzionale

Il segnale data_valid inizia basso nello stato iniziale in cui non vengono letti dati dal dispositivo. Dopo aver inviato un impulso da alto a basso alla porta di ingresso Readid, l'ID chip Intel Stratix 10 FPGA IP legge l'ID univoco del chip. Dopo la lettura, il core IP asserisce il segnale data_valid per indicare che il valore ID univoco del chip sulla porta di output è pronto per il recupero. L'operazione si ripete solo quando si reimposta il core IP. La porta di output chip_id[63:0] conserva il valore dell'ID chip univoco finché non si riconfigura il dispositivo o si reimposta il core IP.

Nota: Non è possibile simulare il core IP dell'ID chip perché il core IP riceve la risposta sui dati dell'ID chip da SDM. Per convalidare questo core IP, Intel consiglia di eseguire la valutazione dell'hardware.

Porti

Figura 1: ID chip Porte core IP Intel Stratix 10 FPGA

Tabella 2: ID chip Intel Stratix 10 FPGA IP Core Porte Descrizione

Porta	Entrata/uscita	Dimensioni (bit)	Descrizione
clkin	Ingresso	1	Invia il segnale dell'orologio al blocco ID del chip. La frequenza massima supportata è equivalente all'orologio del sistema.
reset	Ingresso	1	Reset sincrono che ripristina il core IP. Per ripristinare il core IP, affermare il segnale di ripristino alto per almeno 10 cicli clkin.
dati_validi	Produzione	1	Indica che l'ID chip univoco è pronto per il recupero. Se il segnale è basso, il core IP è nello stato iniziale o sta caricando i dati da un ID fusibile. Dopo che il core IP ha affermato il segnale, i dati sono pronti per il recupero sulla porta di output chip_id[63..0].
chip_id	Produzione	64	Indica l'ID univoco del chip in base alla rispettiva posizione dell'ID del fusibile. I dati sono validi solo dopo che il core IP ha affermato il segnale data_valid. Il valore all'accensione viene reimpostato su 0. La porta di output chip_id [63:0] conserva il valore dell'ID chip univoco finché non si riconfigura il dispositivo o si reimposta il core IP.
pronto	Ingresso	1	Il segnale readid viene utilizzato per leggere il valore ID dal dispositivo. Ogni volta che il segnale cambia valore da 1 a 0, il core IP attiva l'operazione di lettura dell'ID. È necessario portare il segnale a 0 quando non è utilizzato. Per avviare l'operazione di lettura dell'ID, portare il segnale alto per almeno 3 cicli di clock, quindi abbassarlo. Il core IP inizia a leggere il valore dell'ID del chip.

Accesso all'ID chip Intel Stratix 10 FPGA IP tramite Signal Tap

Quando si attiva/disattiva il segnale Readid, il core IP FPGA Intel Stratix 10 Chip ID inizia a leggere l'ID chip dal dispositivo Intel Stratix 10. Quando l'ID del chip è pronto, il core IP FPGA Intel Stratix 10 dell'ID del chip asserisce il segnale data_valid e termina il JTAG accesso.

Nota: Consentire un ritardo equivalente a tCD2UM dopo la configurazione completa del chip prima di tentare di leggere l'ID univoco del chip. Fare riferimento alla scheda tecnica del rispettivo dispositivo per il valore tCD2UM.

Reimpostazione dell'ID del chip Intel Stratix 10 FPGA IP Core

Per ripristinare il core IP, è necessario asserire il segnale di ripristino per almeno dieci cicli di clock.

Nota

1. Per i dispositivi Intel Stratix 10, non reimpostare il core IP almeno fino a tCD2UM dopo l'inizializzazione completa del chip. Fare riferimento alla scheda tecnica del rispettivo dispositivo per il valore tCD2UM.
2. Per le linee guida sulla creazione di istanze IP core, è necessario fare riferimento alla sezione IP di rilascio di ripristino di Intel Stratix 10 nella Guida per l'utente di configurazione di Intel Stratix 10.

Informazioni correlate

Guida per l'utente della configurazione di Intel Stratix 10

• Fornisce ulteriori informazioni sull'IP della versione di ripristino di Intel Stratix 10.

ID chip Intel FPGA IP Core

Questa sezione descrive i seguenti core IP

• ID chip univoco Intel Arria 10 FPGA IP core
• ID chip univoco Intel Cyclone 10 GX FPGA IP core
• ID chip univoco Intel FPGA IP core

Descrizione funzionale

Il segnale data_valid inizia basso nello stato iniziale in cui non vengono letti dati dal dispositivo. Dopo aver inviato un segnale di clock alla porta di ingresso clkin, il core IP Intel FPGA ID del chip legge l'ID univoco del chip. Dopo la lettura, il core IP asserisce il segnale data_valid per indicare che il valore ID univoco del chip sulla porta di output è pronto per il recupero. L'operazione si ripete solo quando si reimposta il core IP. La porta di output chip_id[63:0] conserva il valore dell'ID chip univoco finché non si riconfigura il dispositivo o si reimposta il core IP.

Nota: Il core IP Intel Chip ID non dispone di un modello di simulazione fileS. Per convalidare questo core IP, Intel consiglia di eseguire la valutazione dell'hardware.

Figura 2: Porte Core IP Intel FPGA ID chip

Tabella 3: ID chip Intel FPGA IP Core Porte Descrizione

Porta	Entrata/uscita	Dimensioni (bit)	Descrizione
clkin	Ingresso	1	Invia il segnale dell'orologio al blocco ID del chip. Le frequenze massime supportate sono le seguenti: • Per Intel Arria 10 e Intel Cyclone 10 GX: 30 MHz. • Per Intel MAX 10, Stratix V, Arria V e Cyclone V: 100 MHz.
reset	Ingresso	1	Reset sincrono che ripristina il core IP. Per ripristinare il core IP, affermare il segnale di ripristino alto per almeno 10 cicli clkin(1). La porta di output chip_id [63:0] conserva il valore dell'ID chip univoco finché non si riconfigura il dispositivo o si reimposta il core IP.
dati_validi	Produzione	1	Indica che l'ID chip univoco è pronto per il recupero. Se il segnale è basso, il core IP è nello stato iniziale o sta caricando i dati da un ID fusibile. Dopo che il core IP ha affermato il segnale, i dati sono pronti per il recupero sulla porta di output chip_id[63..0].
chip_id	Produzione	64	Indica l'ID univoco del chip in base alla rispettiva posizione dell'ID del fusibile. I dati sono validi solo dopo che il core IP ha affermato il segnale data_valid. Il valore all'accensione viene reimpostato su 0.

Accesso all'ID chip univoco Intel Arria 10 FPGA IP e all'ID chip univoco Intel Cyclone 10 GX FPGA IP tramite Signal Tap

Nota: L'ID del chip Intel Arria 10 e Intel Cyclone 10 GX non è accessibile se si dispone di altri sistemi o core IP che accedono a JTAG contemporaneamente. Per esample, l'analizzatore logico Signal Tap II, il Transceiver Toolkit, i segnali o le sonde nel sistema e il core IP del controller SmartVID.

Quando si attiva/disattiva il segnale di ripristino, i core ID chip univoco Intel Arria 10 FPGA IP e ID chip univoco Intel Cyclone 10 GX FPGA IP iniziano a leggere l'ID chip dal dispositivo Intel Arria 10 o Intel Cyclone 10 GX. Quando l'ID del chip è pronto, i core ID chip univoco Intel Arria 10 FPGA IP e ID chip univoco Intel Cyclone 10 GX FPGA IP affermano il segnale data_valid e terminano il JTAG accesso.

Nota: Consentire un ritardo equivalente a tCD2UM dopo la configurazione completa del chip prima di tentare di leggere l'ID univoco del chip. Fare riferimento alla scheda tecnica del rispettivo dispositivo per il valore tCD2UM.

Reimpostazione dell'ID del chip Intel FPGA IP Core

Per ripristinare il core IP, è necessario asserire il segnale di ripristino per almeno dieci cicli di clock. Dopo aver disattivato il segnale di ripristino, il core IP rilegge l'ID univoco del chip dal blocco ID fusibile. Il core IP asserisce il segnale data_valid dopo aver completato l'operazione.

Nota: Per i dispositivi Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V e Cyclone V, non reimpostare il core IP fino ad almeno tCD2UM dopo l'inizializzazione completa del chip. Fare riferimento alla scheda tecnica del rispettivo dispositivo per il valore tCD2UM.

Archivi della Guida per l'utente degli Intel FPGA IP Core ID chip

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

Versione IP Core	Guida per l'utente
18.1	Guida per l'utente dei core IP Intel FPGA ID chip
18.0	Guida per l'utente dei core IP Intel FPGA ID chip

Cronologia delle revisioni del documento per la Guida per l'utente dei core IP Intel FPGA ID chip

Versione del documento	Intel Quarto® Prima versione	Cambiamenti
2022.09.26	20.3	RIMOSSO Migliori pratiche di gestione del progetto collegamento. Aggiornato Descrizione funzionale nell'ID chip Intel Stratix 10 FPGA IP Core. Aggiornato Descrizione funzionale nell'ID chip Intel FPGA IP Core.
2020.10.05	20.3	Aggiornata la descrizione del clkin e dei resetports nella Tabella: ID chip Intel FPGA IP Core Porte Descrizione per includere i dettagli di Intel MAX 10. Aggiornato il Reimpostazione dell'ID del chip Intel FPGA IP Core sezione per includere il supporto per il dispositivo Intel MAX 10.
2019.05.17	19.1	Aggiornato il Reimpostazione dell'ID del chip Intel Stratix 10 FPGA IP Core topic per aggiungere una seconda nota riguardante le linee guida per l'istanziazione del core IP.
2019.02.19	18.1	Aggiunto il supporto per i dispositivi Intel MAX 10 in Core IP e dispositivi supportati tavolo.
2018.12.24	18.1	Aggiunto il Archivi della Guida per l'utente degli Intel FPGA IP Core ID chip sezione.  Ristrutturato il documento per fornire maggiori dettagli sui rispettivi dispositivi supportati.
2018.06.08	18.0	Aggiornata la descrizione della porta Readid. Aggiornata la descrizione della porta di ripristino.
2018.05.07	18.0	Aggiunta la porta Readid per il core IP Intel Stratix 10 FPGA IP ID chip.

 

Data	Versione	Cambiamenti
Dicembre 2017	2017.12.11	Titolo del documento aggiornato da Guida per l'utente del core IP ID chip univoco Altera. Aggiunto Supporto del dispositivo sezione.  Informazioni combinate e aggiunte da Guida per l'utente del core IP ID chip univoco Altera Arria 10 E Guida per l'utente del core IP con ID chip univoco Stratix 10. Rinominato Intel. Aggiornato Descrizione funzionale. Aggiunto il supporto per il dispositivo Intel Cyclone 10 GX.
Maggio 2016	2016.05.02	Rimosse le informazioni principali sull'IP standard e aggiunto il collegamento al Manuale Quartus Prime. Nota aggiornata sul supporto del dispositivo Arria 10.
Settembre 2014	2014.09.02	• Titolo del documento aggiornato per riflettere il nuovo nome del core IP “Altera Unique Chip ID”.

Data	Versione	Cambiamenti
Agosto 2014	2014.08.18	Passaggi di parametrizzazione aggiornati per l'editor di parametri legacy. Aggiunta nota che questo core IP non supporta i progetti Arria 10.
Giugno 2014	2014.06.30	Sostituite le informazioni di MegaWizard Plug-In Manager con il catalogo IP. Aggiunte informazioni standard sull'aggiornamento dei core IP. Aggiunte informazioni sull'installazione standard e sulla licenza. Rimosse le informazioni sul livello di supporto del dispositivo obsoleto. Il supporto dei dispositivi core IP è ora disponibile nel Catalogo IP e nell'editor dei parametri.
Settembre 2013	2013.09.20	Aggiornato per riformulare "Acquisizione dell'ID chip di un dispositivo FPGA" in "Acquisizione dell'ID chip univoco di un dispositivo FPGA"
Maggio 2013	1.0	Versione iniziale.

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Documenti / Risorse

Core IP FPGA ID chip Intel [pdf] Guida utente Core IP FPGA ID chip, ID chip, core IP FPGA, core IP

Riferimenti

• Manuale d'uso