Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
DSP a virgola mobile nativo Intel® Cyclone® 10 GX Guida per l'utente IP Intel® FPGA
Parametrizzazione del DSP nativo a virgola mobile Intel® Cyclone® 10 GX IP Intel® FPGA
Seleziona diversi parametri per creare un core IP adatto al tuo progetto.
- In Intel® Quartus® Prime Pro Edition, crea un nuovo progetto destinato a un dispositivo Intel Cyclone® 10 GX.
- In Catalogo IP, fare clic su Libreria ➤ DSP ➤ DSP primitivo ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Si apre l'editor dei parametri IP Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - Nella finestra di dialogo Nuova variazione IP, immettere un nome entità e fare clic su OK.
- In Parametri, seleziona il modello DSP e il file View vuoi per il tuo core IP
- Nel blocco DSP View, attiva/disattiva l'orologio o reimposta ogni registro valido.
- Per Multiply Add o Vector Mode 1, fare clic sul Chain In multiplexer nella GUI per selezionare l'input dalla porta chainin o dalla porta Axe.
- Fare clic sul simbolo Adder nella GUI per selezionare l'addizione o la sottrazione.
- Fare clic sul multiplexer Chain Out nella GUI per abilitare la porta chainout.
- Fare clic su Genera HDL.
- Fare clic su Fine.
DSP nativo a virgola mobile Intel Cyclone 10 GX Parametri IP Intel FPGA
Tabella 1. Parametri
| Parametro | Valore | Valore predefinito | Descrizione |
| Modello DSP | Moltiplicare Aggiungere
Moltiplica Aggiungi Moltiplica Accumula Modalità vettore 1 Modalità vettoriale 2 |
Moltiplicare | Selezionare la modalità operativa desiderata per il blocco DSP.
L'operazione selezionata si riflette nel file Blocco DSP View. |
| View | Registra Abilita Registra Cancella | Registrati Abilita | Opzioni per selezionare lo schema di clocking o resettare lo schema per i registri view. L'operazione selezionata si riflette nel file Blocco DSP View. |
| continua… | |||
| Parametro | Valore | Valore predefinito | Descrizione |
| Selezionare Registrati Abilita per Blocco DSP View per mostrare lo schema di clock dei registri. È possibile modificare gli orologi per ciascuno dei registri in questo view.
Selezionare Registra Cancella per Blocco DSP View per mostrare lo schema di ripristino dei registri. Accendere Usa Singolo Clear per modificare lo schema di ripristino dei registri. |
|||
| Usa Singolo Clear | Acceso o spento | Spento | Attivare questo parametro se si desidera un reset singolo per resettare tutti i registri nel blocco DSP. Disattivare questo parametro per utilizzare diverse porte di ripristino per reimpostare i registri.
Attivare per cancellare 0 sul registro di uscita; spegnere per cancellare 1 sul registro di uscita. Cancella 0 per i registri di input utilizza aclr[0] segnale. Cancella 1 per gli usi dei registri di output e pipeline segnale aclr[1]. Tutti i registri di ingresso utilizzano il segnale di ripristino aclr[0]. Tutti i registri di output e pipeline utilizzano il segnale di ripristino aclr[1]. |
| Controllo di Produzione View Bloccare. | |||
| Catena nel multiplexer (14) | Abilita Disabilita | Disabilitare | Fare clic sul multiplexer per abilitare il chainin
porta. |
| Multiplexer a catena (12) | Disabilita Abilita | Disabilitare | Fare clic sul multiplexer per abilitare il chainout
porta. |
| Vipera (13) | +
– |
+ | Fare clic sul Vipera simbolo per selezionare la modalità addizione o sottrazione. |
| Registrati Orologio
• orologio_ascia (2) • ay_clock (3) • az_orologio (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_clock (7) • vipera_input_orologio (9) • adder_input_2_clock (10) • uscita_orologio (11) • accumula_orologio (1) • accum_pipeline_cl ock (6) • accum_adder_clock (8) |
Nessuno Orologio 0
Orologio 1 Orologio 2 |
Orologio 0 | Per bypassare qualsiasi registro, imposta l'orologio del registro su Nessuno.
Imposta l'orologio del registro su: • Orologio 0 per utilizzare il segnale clk[0] come sorgente di clock • Orologio 1 per utilizzare il segnale clk[1] come sorgente di clock • Orologio 2 per utilizzare il segnale clk[2] come sorgente di clock Puoi modificare queste impostazioni solo quando selezioni Registrati Abilita in View parametro. |
Figura 1. Blocco DSP View
Tabella 2. Modelli DSP
| Modelli DSP | Descrizione |
| Moltiplicare | Esegue un'operazione di moltiplicazione a precisione singola e applica la seguente equazione:
• Fuori = Ay * Az |
| Aggiungere | Esegue un'operazione di addizione o sottrazione a precisione singola e applica le seguenti equazioni:.
• Out = Ay + Ax • Out = Ay – Ax |
| Moltiplica Aggiungi | Questa modalità esegue una moltiplicazione a precisione singola, seguita da operazioni di addizione o sottrazione e applica le seguenti equazioni.
• Out = (Ay * Az) – concatenamento • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Moltiplica Accumula | Esegue la moltiplicazione in virgola mobile seguita dall'addizione o sottrazione in virgola mobile con il risultato della moltiplicazione precedente e applica le seguenti equazioni:
• Out(t) = [Ay(t) * Az(t)] – Out(t-1) quando accumulato il segnale è portato alto. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) quando la porta di accumulo è portata alta. • Out(t) = Ay(t) * Az(t) quando la porta di accumulo è bassa. |
| Modalità vettoriale 1 | Esegue la moltiplicazione in virgola mobile seguita dall'addizione o sottrazione in virgola mobile con l'input concatenato dal blocco DSP variabile precedente e applica le seguenti equazioni:. |
| continua… | |
| Modelli DSP | Descrizione |
| • Out = (Ay * Az) – concatenamento
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| Modalità vettoriale 2 | Esegue la moltiplicazione a virgola mobile in cui il core IP alimenta il risultato della moltiplicazione direttamente al chainout. Il core IP quindi aggiunge o sottrae l'ingresso chainin dal blocco DSP variabile precedente dall'input Ax come risultato dell'output.
Questa modalità applica le seguenti equazioni: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX DSP nativo a virgola mobile Segnali IP Intel FPGA
Figura 2. Intel Cyclone 10 GX DSP nativo a virgola mobile Segnali IP Intel FPGA
La figura mostra i segnali di ingresso e uscita del core IP.
Tabella 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA Segnali di ingresso IP
| Nome del segnale | Tipo | Larghezza | Predefinito | Descrizione |
| ascia[31:0] | Ingresso | 32 | Basso | Ingresso bus dati al moltiplicatore. Disponibili in:
• Aggiungi modalità • Modalità Moltiplica-Aggiungi senza funzione di concatenamento e concatenamento • Modalità vettore 1 • Modalità vettore 2 |
| sì[31:0] | Ingresso | 32 | Basso | Ingresso bus dati al moltiplicatore.
Disponibile in tutte le modalità operative a virgola mobile. |
| az[31:0] | Ingresso | 32 | Basso | Ingresso bus dati al moltiplicatore. Disponibili in:
• Moltiplicare • Moltiplica Aggiungi • Moltiplica Accumula • Modalità vettore 1 • Modalità vettore 2 |
| incatena[31:0] | Ingresso | 32 | Basso | Collegare questi segnali ai segnali di chainout dal core IP DSP a virgola mobile precedente. |
| clic[2:0] | Ingresso | 3 | Basso | Segnali di clock in ingresso per tutti i registri.
Questi segnali di clock sono disponibili solo se uno qualsiasi dei registri di input, dei registri della pipeline o del registro di output è impostato su Orologio0 or Orologio1 or Orologio2. |
| ena[2:0] | Ingresso | 3 | Alto | Abilitazione orologio per clk[2:0]. Questi segnali sono attivi-Alti.
• ena[0] è per Orologio0 • ena[1] è per Orologio1 • ena[2] è per Orologio2 |
| aclr[1:0] | Ingresso | 2 | Basso | Segnali di ingresso chiari asincroni per tutti i registri. Questi segnali sono attivi-alti.
Utilizzo aclr[0] per tutti i registri di ingresso e l'uso aclr[1] per tutti i registri di pipeline e output. |
| accumulare | Ingresso | 1 | Basso | Segnale di ingresso per abilitare o disabilitare la funzione dell'accumulatore.
• Asserire questo segnale per abilitare il feedback dell'uscita del sommatore. • De-asserire questo segnale per disabilitare il meccanismo di feedback. È possibile asserire o annullare l'asserzione di questo segnale durante il runtime. Disponibile in modalità Moltiplica Accumula. |
| catena[31:0] | Produzione | 32 | — | Collega questi segnali ai segnali di concatenamento del successivo core IP DSP a virgola mobile. |
| risultato[31:0] | Produzione | 32 | — | Uscita bus dati dal core IP. |
Cronologia delle revisioni del documento
Modifiche alla Guida per l'utente IP Intel FPGA DSP nativo a virgola mobile Intel Cyclone 10 GX
| Data | Versione | Cambiamenti |
| Novembre 2017 | 2017.11.06 | Versione iniziale. |
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Documenti / Risorse
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