intel Messaggio di errore Registro Unloader FPGA IP

Messaggio di errore Register Unloader Guida dell'utente Intel® FPGA IP Core

L'Error Message Register Unloader Intel® FPGA IP core (altera_emr_unloader) legge e archivia i dati dal circuito di rilevamento degli errori rafforzato nei dispositivi Intel FPGA supportati. È possibile utilizzare l'interfaccia logica Avalon® Streaming (Avalon-ST) del core IP di Error Message Register Unloader per leggere l'EMR del dispositivo.

Figura 1. Diagramma a blocchi dello scaricatore del registro dei messaggi di errore

Quando l'hardware aggiorna il contenuto EMR, il core IP legge (o scarica) e deserializza il contenuto EMR e consente l'accesso ad altra logica (come il core Intel FPGA Advanced SEU Detection IP, il core Intel FPGA Fault Injection IP o la logica utente) simultaneamente il contenuto EMR.

Caratteristiche

• Recupera e memorizza il contenuto del messaggio del registro degli errori per i dispositivi Intel FPGA
• Consente l'inserimento di un valore del contenuto del registro EMR senza modificare i bit CRAM
• Interfaccia Avalon (-ST).
• Facile istanziazione con la GUI dell'editor dei parametri
• Genera sintesi VHDL o Verilog HDL files

Supporto dispositivo core IP

I seguenti dispositivi supportano il core IP di Error Message Register Unloader:

Tabella 1. Supporto dispositivo IP Core

Software di progettazione	Supporto dispositivo core IP
Edizione Intel Quartus® Prime Pro	Dispositivi Intel Arria® 10 e Intel Cyclone® 10 GX
Edizione standard Intel Quartus Prime	Dispositivi Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV e Stratix V

Utilizzo delle risorse e prestazioni

Il software Intel Quartus Prime genera la seguente stima delle risorse per il dispositivo FPGA Cyclone V (5CGXFC7C7F23C8). I risultati per altri dispositivi supportati sono simili.

Tabella 2. Messaggio di errore Registra l'utilizzo delle risorse del dispositivo principale IP di Unloader

Dispositivo	Elemosina	Registri logici		M20K
		Primario	Secondario
5CGXFC7C7F23C8	37	128	33	0

Descrizione funzionale

I dispositivi Intel FPGA supportati dispongono di un registro dei messaggi di errore che indica il verificarsi di un errore CRC nella RAM di configurazione (CRAM). Gli errori CRAM possono verificarsi a causa di un singolo evento sconvolto (SEU). È possibile utilizzare l'interfaccia logica Avalon-ST del core IP di Error Message Register Unloader per accedere all'EMR del dispositivo FPGA. Per esample, è possibile utilizzare il core IP di Error Message Register Unloader con i core Intel FPGA Fault Injection e Intel FPGA Advanced SEU Detection IP per accedere alle informazioni EMR del dispositivo. Il core IP di Error Message Register Unloader monitora l'EMR del dispositivo. Quando l'hardware aggiorna il contenuto EMR, il core IP legge (o scarica) e deserializza il contenuto EMR. Il core IP consente ad altre logiche (come il core IP Intel FPGA Advanced SEU Detection, il core IP Intel FPGA Fault Injection o la logica utente) di accedere contemporaneamente al contenuto EMR. Come mostrato in #unique_1/unique_1_Connect_42_image_fbb_3mm_gs a pagina 3, il core IP Error Message Register Unloader crea un'istanza del core IP Verifica errore CRC per alcuni dispositivi.
Nota: per ulteriori informazioni sul supporto SEU per il dispositivo FPGA, fare riferimento al capitolo sull'attenuazione SEU del manuale del dispositivo.

Registro dei messaggi di errore
Alcuni dispositivi FPGA a singolo evento sconvolto (SEU) contengono circuiti di rilevamento degli errori incorporati per rilevare un capovolgimento in uno qualsiasi dei bit CRAM del dispositivo a causa di un errore software. Le assegnazioni dei bit per l'EMR del dispositivo variano in base alla famiglia del dispositivo. Per i dettagli sui bit EMR per la famiglia di dispositivi FPGA, fare riferimento al capitolo sull'attenuazione SEU del manuale del dispositivo.

Segnali

Tabella 3. Segnali del registro dei messaggi di errore dello scaricatore

Segnale	Larghezza	Direzione	Descrizione
orologio	1	Ingresso	Ingresso segnale di clock.
reset	1	Ingresso	Segnale di reset logico attivo-alto.
emr_read	1	Ingresso	Opzionale. Questo segnale attivo-alto avvia la rilettura del contenuto EMR corrente. Il contenuto EMR si aggiorna quando il dispositivo rileva un nuovo errore. L'EMR contiene l'errore finché non viene rilevato un nuovo errore, anche se lo scrubbing interno o esterno corregge l'errore.
errore	1	Produzione	Indica il rilevamento di un errore CRC. Questo segnale si sincronizza con la porta di clock del core IP di Error Message Register Unloader.
crerrore_pin	1	Produzione	Collega questo segnale al pin CRC_Error. Questo segnale è sincrono all'oscillatore interno del dispositivo.
crerrorer_clk	1	Ingresso	Errore CRC Verificare il segnale di clock di ingresso del core IP.
crerrore_reset	1	Ingresso	Errore CRC Verificare il segnale di ripristino della logica attiva-alta del core IP.
emm[N-1:0]	46, 67 o 78	Produzione	Questa porta dati contiene il contenuto del registro dei messaggi di errore del dispositivo, come definito nel capitolo sull'attenuazione SEU del manuale del dispositivo: • I dispositivi Intel Arria 10 e Intel Cyclone 10 GX dispongono di EMR a 78 bit • I dispositivi Stratix V, Arria V e Cyclone V dispongono di EMR a 67 bit • I dispositivi meno recenti dispongono di EMR a 46 bit I segnali di uscita EMR sono conformi alla definizione dell'interfaccia Avalon-ST. N è 46, 67 o 78.
emr_valid	1	Produzione	Attivo alto quando i contenuti del segnale emr sono validi. Questo segnale è conforme alla definizione dell'interfaccia Avalon.
em_error	1	Produzione	Questo segnale è attivo alto quando il trasferimento dell'uscita EMR corrente presenta un errore e deve essere ignorato. In genere, questo segnale indica che il clock di ingresso EMR è troppo lento. Questo segnale è conforme alla definizione dell'interfaccia Avalon.
endoffullchip	1	Produzione	Segnale di uscita opzionale che indica la fine di ogni ciclo di rilevamento dell'errore del chip intero per l'intero dispositivo. Solo dispositivi Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V e Cyclone V.

Tempistica

Il core IP di Error Message Register Unloader richiede due cicli di clock per il circuito del messaggio di errore del dispositivo, più i seguenti cicli di clock di input di Error Message Register Unloader aggiuntivi per scaricare il contenuto EMR: N + 3 dove N è l'ampiezza del segnale emr.

• 122 cicli di clock per i dispositivi Intel Arria 10 e Intel Cyclone 10 GX
• 70 cicli di clock per dispositivi Stratix V, Arria V e Cyclone V
• 49 cicli di clock per dispositivi Stratix IV e Arria II GZ/GX

Comportamento temporale IP (dispositivi Intel Arria 10 e Intel Cyclone 10 GX)
Le seguenti forme d'onda mostrano il comportamento della temporizzazione del core IP del programma di scaricamento dei messaggi di errore per i dispositivi Intel Arria 10 e Intel Cyclone 10 GX.

Figura 2. Segnale emr_valid per errori correggibili (0 < Tipo basato su colonne < 3'b111) Diagramma dei tempi

Figura 3. Segnale emr_valid per errori correggibili solo dopo l'accensione (tipo basato su colonna == 3'b0)
Nota: quando viene caricato per la prima volta con il flusso di bit, l'FPGA esegue EDCRC basato su frame una volta, calcola il bit di controllo basato su colonna e lo trasforma in EDCRC basato su colonna. Questo diagramma di temporizzazione si riferisce all'errore rilevato durante l'EDCRC basato su frame.

Figura 4. Segnale emr_valid per errori non correggibili

Figura 5. Diagramma temporale emr_error

Tutti gli altri tempi del dispositivo
Le seguenti forme d'onda mostrano il comportamento della temporizzazione del core IP del programma di scaricamento del registro dei messaggi di errore per i dispositivi Stratix V, Stratix IV, Arria V, Arria II GZ/GX e Cyclone V.

Figura 6. Diagramma di temporizzazione emr_read

Figura 7. Diagramma temporale emr_valid

Figura 8. Esample Diagramma di temporizzazione degli errori EMR

• Nel caso di 2 errori SEU consecutivi, il core IP asserisce emr_error per il contenuto EMR perso.
• Il core IP asserisce emr_error se rileva il fronte di discesa dell'impulso crcerror per l'errore successivo, prima che il core IP carichi il contenuto precedente del registro di aggiornamento dell'utente EMR nel registro a scorrimento dell'utente.
• Il fronte di salita di crcerror deasserisce emr_error.
• emr_error è uno stato critico del sistema e può indicare che il clock di ingresso del programma di scaricamento del registro dei messaggi di errore è troppo lento.

Impostazioni dei parametri

Tabella 4. Parametri del programma di scaricamento del registro dei messaggi di errore

Parametro	Valore	Predefinito	Descrizione
Errore CRC controlla il divisore di clock	1, 2, 4, 8, 16, 32, 64, 128, 256	2	Indica il valore del divisore di clock per il rilevamento degli errori da applicare all'oscillatore interno. Il clock diviso guida la funzione CRC interna. Questa impostazione deve corrispondere a ERROR_CHECK_FREQUENCY_DIVISOR Impostazioni Intel Quartus Prime File (.qsf) collocamento, in caso contrario il software emette un avviso. I dispositivi Stratix IV e Arria II non supportano il valore 1.
Abilita Virtual JTAG Iniezione errore CRC	Acceso, spento	Spento	Abilita la funzionalità ISSP (In-System Sources and Probe) per iniettare il contenuto del registro EMR tramite JTAG interfaccia senza modificare il valore CRAM. Utilizzare questa interfaccia per risolvere i problemi relativi alla logica utente connessa al core.
Ingresso frequenza di clock	Qualunque	50 MHz	Specifica la frequenza dell'orologio di ingresso core IP del programma di scaricamento del registro dei messaggi di errore. Questa opzione è applicabile quando il Il clock di ingresso è pilotato dall'oscillatore interno parametro è disattivato.
Il clock di ingresso è pilotato dall'oscillatore interno	Acceso, spento	Spento	Indica che l'oscillatore interno fornisce il clock di ingresso principale. Abilitare questo parametro se un oscillatore interno guida il core input clock del progetto utente. Nota: La frequenza dell'oscillatore interno non è influenzata dal divisore del clock di controllo degli errori CRC.
Errore CRC Verificare la frequenza di clock in ingresso	10 – 50 MHz	50 MHz	Specifica l'errore CRC Verifica la frequenza di clock di input del core IP (ALTERA_CRCERROR_VERIFY). Solo dispositivi Stratix IV e Arria II.
Completamento del ciclo completo di rilevamento degli errori del chip	Acceso, spento	Spento	Opzionale. Attivare per affermare questo segnale alla fine di ogni ciclo completo di rilevamento degli errori del chip. Solo dispositivi Stratix V, Intel Arria 10, Arria V, Cyclone V e Intel Cyclone 10 GX.

Installazione e licenza di Intel FPGA IP Core

L'installazione del software Intel Quartus Prime include la libreria Intel FPGA IP. Questa libreria fornisce molti core IP utili per l'utilizzo in produzione senza la necessità di una licenza aggiuntiva. Alcuni core Intel FPGA IP richiedono l'acquisto di una licenza separata per l'uso in produzione. La modalità di valutazione IP Intel FPGA consente di valutare questi core IP Intel FPGA con licenza in simulazione e hardware, prima di decidere di acquistare una licenza core IP di produzione completa. Devi solo acquistare una licenza di produzione completa per i core IP Intel con licenza dopo aver completato il test dell'hardware e sei pronto per utilizzare l'IP in produzione. Il software Intel Quartus Prime installa i core IP nelle seguenti posizioni per impostazione predefinita:

Figura 9. Percorso di installazione IP Core

Tabella 5. Posizioni di installazione di IP Core

Posizione	Software	Piattaforma
:\intelFPGA_pro\quartus\ip\altera	Edizione Intel Quartus Prime Pro	Finestre*
:\intelFPGA\quartus\ip\altera	Edizione standard Intel Quartus Prime	Finestre
:/intelFPGA_pro/quartus/ip/altera	Edizione Intel Quartus Prime Pro	Linux *
:/intelFPGA/quartus/ip/altera	Edizione standard Intel Quartus Prime	Linux

Personalizzazione e generazione di core IP
È possibile personalizzare i core IP per supportare un'ampia varietà di applicazioni. Il catalogo IP di Intel Quartus Prime e l'editor dei parametri consentono di selezionare e configurare rapidamente le porte, le funzionalità e l'output del core IP files.

Catalogo IP e editor di parametri
Il Catalogo IP mostra i core IP disponibili per il tuo progetto, incluso l'IP Intel FPGA e altri IP che aggiungi al percorso di ricerca del Catalogo IP. Utilizza le seguenti funzionalità del Catalogo IP per individuare e personalizzare un core IP:

• Filtra il catalogo IP per Mostra IP per la famiglia di dispositivi attiva o Mostra IP per tutte le famiglie di dispositivi. Se non hai alcun progetto aperto, seleziona la famiglia di dispositivi nel catalogo IP.
• Digitare nel campo Cerca per individuare qualsiasi nome di base IP completo o parziale nel Catalogo IP.
• Fare clic con il pulsante destro del mouse sul nome di un core IP in IP Catalog per visualizzare i dettagli sui dispositivi supportati, per aprire la cartella di installazione del core IP e per i collegamenti alla documentazione IP.
• Clic Cercare IP del partner per accedere alle informazioni IP del partner su web.

L'editor dei parametri richiede di specificare un nome di variazione IP, porte opzionali e output file opzioni di generazione. L'editor dei parametri genera un IP Intel Quartus Prime di livello superiore file (.ip) per una variazione IP nei progetti Intel Quartus Prime Pro Edition. L'editor dei parametri genera un IP Quartus di primo livello file (.qip) per una variazione IP nei progetti Intel Quartus Prime Standard Edition. Queste files rappresentano la variazione IP nel progetto e memorizzano le informazioni di parametrizzazione.

Figura 10. Editor dei parametri IP (Intel Quartus Prime Pro Edition)

Figura 11. Editor dei parametri IP (Intel Quartus Prime Standard Edition)

L'editor dei parametri
L'editor dei parametri ti aiuta a configurare le porte, i parametri e l'output del core IP file opzioni di generazione. I controlli dell'editor dei parametri di base includono quanto segue:

• Utilizzare la finestra Preimpostazioni per applicare i valori dei parametri preimpostati per applicazioni specifiche (per core selezionati).
• Utilizzare la finestra Dettagli per view descrizioni delle porte e dei parametri e fare clic sui collegamenti alla documentazione.
• Fare clic su Genera ➤ Genera sistema testbench per generare un sistema testbench (per core selezionati).
• Fare clic su Genera ➤ Genera esample Design per generare un example design (per core selezionati).
• Fare clic su Convalida integrità del sistema per convalidare i componenti generici di un sistema rispetto al compagno fileS. (solo sistemi Platform Designer)
• Fare clic su Sincronizza tutte le informazioni di sistema per convalidare i componenti generici di un sistema rispetto al compagno fileS. (solo sistemi Platform Designer)

Il catalogo IP è disponibile anche in Platform Designer (View ➤ Catalogo IP). Il catalogo IP di Platform Designer include l'interconnessione di sistema esclusiva, l'elaborazione di immagini e video e altri IP a livello di sistema che non sono disponibili nel catalogo IP di Intel Quartus Prime. Fare riferimento a Creazione di un sistema con Platform Designer o Creazione di un sistema con Platform Designer (Standard) per informazioni sull'uso dell'IP rispettivamente in Platform Designer (Standard) e Platform Designer

Informazioni correlate

• Creazione di un sistema con Platform Designer
• Creazione di un sistema con Platform Designer (Standard) (Standard)

Specifica dei parametri e delle opzioni principali dell'IP
Seguire questi passaggi per specificare i parametri e le opzioni principali dell'IP.

1. In Platform Designer IP Catalog (Strumenti ➤ Catalogo IP), individuare e fare doppio clic sul nome del core IP da personalizzare. Viene visualizzato l'editor dei parametri.
2. Specifica un nome di primo livello per la tua variante IP personalizzata. Questo nome identifica la variazione del core IP fileè nel tuo progetto. Se richiesto, specificare anche la famiglia e l'output del dispositivo FPGA di destinazione file Preferenza HDL. Fare clic su OK.
3. Specifica i parametri e le opzioni per la tua variazione IP:
   • Opzionalmente selezionare i valori dei parametri preimpostati. I preset specificano tutti i valori dei parametri iniziali per applicazioni specifiche (dove previsto).
   • Specificare i parametri che definiscono la funzionalità di base IP, le configurazioni delle porte e le funzionalità specifiche del dispositivo.
   • Specificare le opzioni per la generazione di una netlist temporale, un modello di simulazione, un banco di prova o example design (ove applicabile).
   • Specificare le opzioni per l'elaborazione del core IP files in altri strumenti EDA.
4. Fare clic su Fine per generare la sintesi e altri optional filecorrisponde alle specifiche della variazione IP. L'editor dei parametri genera la variazione IP .qsys di primo livello file e HDL files per sintesi e simulazione. Alcuni core IP generano contemporaneamente anche un testbench o example design per il test dell'hardware.
5. Per generare un banco di prova di simulazione, fare clic su Genera ➤ Genera sistema banco di prova. Generate Testbench System non è disponibile per alcuni core IP che non forniscono un testbench di simulazione.
6. Per generare un HDL di primo livello example per la verifica dell'hardware, fare clic su Genera ➤ HDL Example. Genera ➤ HDL Esample non è disponibile per alcuni core IP.

La variazione IP di livello superiore viene aggiunta all'attuale progetto Intel Quartus Prime. Fare clic su Progetto ➤ Aggiungi/Rimuovi Files in Project per aggiungere manualmente un .qsys (Intel Quartus Prime Standard Edition) o .ip (Intel Quartus Prime Pro Edition) file ad un progetto. Assegnare le opportune assegnazioni dei pin per collegare le porte.

Output della generazione core (Intel Quartus Prime Pro Edition)
Il software Intel Quartus Prime genera il seguente output file struttura per singoli core IP che non fanno parte di un sistema Platform Designer.

Figura 12. Output di generazione core IP individuale (Intel Quartus Prime Pro Edition)

Tabella 6. Uscita Files di generazione Intel FPGA IP

File Nome	Descrizione
<tuo_ip>.ip	Variazione IP di primo livello file che contiene la parametrizzazione di un core IP nel tuo progetto. Se la variazione IP fa parte di un sistema Platform Designer, l'editor dei parametri genera anche un .qsys file.
<tuo_ip>.cmp	La dichiarazione del componente VHDL (.cmp) file è un testo file che contiene definizioni di porta e generiche locali utilizzate nella progettazione VHDL files.
<tuo_ip>_generazione.rpt	Log di generazione IP o Platform Designer file. Visualizza un riepilogo dei messaggi durante la generazione dell'IP.
continua…

File Nome	Descrizione
<tuo_ip>.qgsimc (solo sistemi Platform Designer)	Memorizzazione nella cache di simulazione file che confronta .qsys e .ip files con l'attuale parametrizzazione del sistema Platform Designer e del core IP. Questo confronto determina se Platform Designer può ignorare la rigenerazione dell'HDL.
<tuo_ip>.qgsynth (solo sistemi Platform Designer)	Memorizzazione nella cache di sintesi file che confronta .qsys e .ip files con l'attuale parametrizzazione del sistema Platform Designer e del core IP. Questo confronto determina se Platform Designer può ignorare la rigenerazione dell'HDL.
<tuo_ip>.qip	Contiene tutte le informazioni per integrare e compilare il componente IP.
<tuo_ip>.csv	Contiene informazioni sullo stato di aggiornamento del componente IP.
.bsf	Una rappresentazione simbolica della variazione IP da utilizzare nel diagramma a blocchi Files (.bdf).
<tuo_ip>.spd	Ingresso file che ip-make-simscript richiede per generare script di simulazione. Il file .spd file contiene un elenco di files generate per la simulazione, insieme alle informazioni sui ricordi che inizializzate.
<tuo_ip>.ppf	Il pianificatore di spille File (.ppf) memorizza le assegnazioni di porte e nodi per i componenti IP creati per l'uso con Pin Planner.
<tuo_ip>_bb.v	Usa la blackbox di Verilog (_bb.v) file come una dichiarazione di modulo vuota da utilizzare come blackbox.
<tuo_ip>_inst.v o _inst.vhd	HDL esampmodello di istanza le. Copia e incolla il contenuto di questo file nel tuo HDL file per istanziare la variazione IP.
<tuo_ip>.regmap	Se l'IP contiene informazioni di registro, il software Intel Quartus Prime genera il file .regmap file. Il .regmap file descrive le informazioni sulla mappa dei registri delle interfacce master e slave. Questo file complementi il .sopcinfo file fornendo informazioni di registro più dettagliate sul sistema. Questo file abilita la visualizzazione del registro viewse le statistiche personalizzabili dall'utente nella console di sistema.
<tuo_ip>.svd	Consente agli strumenti di debug del sistema HPS di view le mappe di registro delle periferiche che si connettono a HPS all'interno di un sistema Platform Designer. Durante la sintesi, il software Intel Quartus Prime memorizza il file .svd files per l'interfaccia slave visibile ai master della console di sistema nel file .sof file nella sessione di debug. La console di sistema legge questa sezione, che Platform Designer richiede per le informazioni sulla mappa dei registri. Per gli slave di sistema, Platform Designer accede ai registri per nome.
<tuo_ip>.vtuo_ip>.vhd	L'HDL è un ormone che si trova in una zona a rischio di estinzione. files che istanziano ogni sottomodulo o core IP figlio per la sintesi o la simulazione.
mentore/	Contiene uno script msim_setup.tcl per configurare ed eseguire una simulazione.
aldec/	Contiene uno script rivierapro_setup.tcl per configurare ed eseguire una simulazione.
/sinossi/vcs /sinossi/vcsmx	Contiene uno script di shell vcs_setup.sh per configurare ed eseguire una simulazione. Contiene uno script di shell vcsmx_setup.sh e synopsys_sim.setup file per impostare ed eseguire una simulazione.
/cadenza	Contiene uno script di shell ncsim_setup.sh e altre impostazioni files per impostare ed eseguire una simulazione.
/xcelio	Contiene uno script della shell del simulatore parallelo xcelium_setup.sh e altre impostazioni files per impostare ed eseguire una simulazione.
/sottomoduli	Contiene HDL files per il sottomodulo principale IP.
<sottomodulo IP>/	Platform Designer genera le sottodirectory /synth e /sim per ogni directory del sottomodulo IP generata da Platform Designer.

Specifica dei parametri e delle opzioni IP Core (editor di parametri legacy)

Alcuni core IP utilizzano una versione legacy dell'editor dei parametri per la configurazione e la generazione. Utilizzare i passaggi seguenti per configurare e generare una variazione IP utilizzando un editor di parametri legacy.
Nota: L'editor di parametri legacy genera un output diverso file struttura rispetto all'ultimo editor di parametri. Fare riferimento a Specifica dei parametri e delle opzioni del core IP per la configurazione dei core IP che utilizzano l'editor di parametri più recente

Figura 13. Editor di parametri legacy

1. In Catalogo IP (Strumenti ➤ Catalogo IP), individuare e fare doppio clic sul nome del core IP da personalizzare. Viene visualizzato l'editor dei parametri.
2. Specifica un nome di primo livello e un output HDL file digita per la tua variazione IP. Questo nome identifica la variazione del core IP fileè nel tuo progetto. Fare clic su OK.
3. Specifica i parametri e le opzioni per la tua variazione IP nell'editor dei parametri. Fare riferimento alla guida per l'utente IP core per informazioni sui parametri IP core specifici.
4. Fare clic su Fine o Genera (a seconda della versione dell'editor dei parametri). L'editor dei parametri genera il file files per la tua variazione IP in base alle tue specifiche. Fare clic su Esci se richiesto al termine della generazione. L'editor dei parametri aggiunge il file .qip di primo livello file automaticamente al progetto corrente.

Nota: Per aggiungere manualmente a un progetto una variazione IP generata con l'editor di parametri legacy, fare clic su Progetto ➤ Aggiungi/Rimuovi Files in Project e aggiungi la variazione IP .qip file.

Output generazione core IP (Intel Quartus Prime Standard Edition)
Il software Intel Quartus Prime Standard Edition genera uno dei seguenti output file strutture per singoli core IP che utilizzano uno degli editor di parametri legacy.

Figura 14. Nucleo IP generato Files (editor di parametri legacy)

IP generato File Uscita A

IP generato File Uscita B

IP generato File Uscita C

IP generato File Uscita D

Note:

1. Se supportato e abilitato per la tua variante IP
2. Se vengono generati modelli di simulazione funzionale
3. Ignora questa directory

Cronologia delle revisioni del documento per il messaggio di errore Register Unloader Intel FPGA IP IP Core Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Cambiamenti
2018.05.23	18.0	• IP rinominato da Messaggio di errore Intel FPGA Registra core IP Unloader A Messaggio di errore Register Unloader Intel FPGA IP core. • Cifre aggiornate emr_valid Segnale per errori correggibili solo dopo l'accensione (tipo basato su colonna == 3'b0) E emr_valid Segnale per errori non correggibili.

Data	Versione	Cambiamenti
Dicembre 2017	2017.12.18	• Rinominato il documento come Messaggio di errore Intel FPGA Register Unloader IP Core User Guide. • Aggiornata la tabella “IP Core Device Support”. • Aggiornato per gli ultimi standard di branding. • Apportati aggiornamenti editoriali in tutto il documento.
Luglio 2017	2017.07.15	• Aggiunto il supporto del dispositivo Intel Cyclone 10 GX. • Tipo V modificato in tipo basato su colonna nei diagrammi di temporizzazione IP. • Fornite istruzioni di parametrizzazione separate per Intel Quartus Prime Pro Edition e Intel Quartus Prime Standard Edition. • Aggiornato per gli ultimi standard di branding.
Maggio 2016	2016.05.02	• Rimosso il punto elenco delle funzionalità relative al supporto Verilog HDL RTL. • Riferimenti Quartus II modificati a Quartus Prime.
Giugno 2015	2015.06.12	Aggiornati i dettagli del supporto di Arria 10.
Dicembre 2014	2014.12.15	Versione iniziale.

Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

Documenti / Risorse

intel Messaggio di errore Registro Unloader FPGA IP Core [pdf] Guida utente Messaggio di errore Register Unloader FPGA IP Core, Error, Message Register Unloader FPGA IP Core, Register Unloader FPGA IP Core, Unloader FPGA IP Core

Riferimenti

• Manuale d'uso