F-Tile DisplayPort FPGA IP Design esample
Guida per l'utente
F-Tile DisplayPort FPGA IP Design esample
Aggiornato per Intel® Quartus® Prime Design Suite: 22.2 Versione IP: 21.0.1
DisplayPort Intel FPGA IP Design esample Guida rapida
I dispositivi DisplayPort Intel® F-tile presentano un testbench di simulazione e un design hardware che supporta la compilazione e il test hardware FPGA IP design example per Intel Agilex™
DisplayPort Intel FPGA IP offre il seguente design esamples:
- Loopback parallelo DisplayPort SST senza un modulo Pixel Clock Recovery (PCR).
- Loopback parallelo DisplayPort SST con interfaccia video AXIS
Quando generi un design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
Figura 1. Sviluppo Stages
Informazioni correlate
- DisplayPort Intel FPGA IP Guida per l'utente
- Migrazione a Intel Quartus Prime Pro Edition
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.
Certificato ISO 9001: 2015
1.1. Struttura della directory
Figura 2. Struttura della directory
Tabella 1. Progettazione esample Componenti
| Cartelle | Files |
| rtl/nucleo | dp_core.ip |
| dp_rx. ip | |
| dp_tx. ip | |
| rtl/rx_phy | dp_gxb_rx/ ((blocco di base DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((blocco di base DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Requisiti hardware e software
Intel utilizza il seguente hardware e software per testare il design, ad esampon:
Hardware
- Kit di sviluppo Intel Agilex serie I
- GPU sorgente DisplayPort
- Sink DisplayPort (monitor)
- Scheda figlia Bitec DisplayPort FMC Revisione 8C
- Cavi DisplayPort
Software
- Intel Quartus® Primo
- Sinossi* Simulatore VCS
1.3. Generazione del disegno
Utilizzare l'editor di parametri IP DisplayPort Intel FPGA nel software Intel Quartus Prime per generare il progetto esamplui.
Figura 3. Generazione del flusso di progettazione
- Selezionare Strumenti ➤ Catalogo IP e selezionare Intel Agilex F-tile come famiglia di dispositivi di destinazione.
Nota: Il disegno esample supporta solo dispositivi Intel Agilex F-tile. - Nel catalogo IP, individuare e fare doppio clic su DisplayPort Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
- Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file di nome .ip.
- Selezionare un dispositivo Intel Agilex F-tile nel campo Dispositivo o mantenere la selezione predefinita del dispositivo software Intel Quartus Prime.
- Fare clic su OK. Viene visualizzato l'editor dei parametri.
- Configurare i parametri desiderati sia per TX che per RX.
- Sotto il Design Exampscheda le, selezionare DisplayPort SST Loopback parallelo senza PCR.
- Selezionare Simulazione per generare il banco di prova e selezionare Sintesi per generare il progetto hardware esample. Devi selezionare almeno una di queste opzioni per generare il disegno esample fileS. Selezionando entrambi, il tempo di generazione si allunga.
- Per Target Development Kit, selezionare Intel Agilex I-Series SOC Development Kit. Ciò fa sì che il dispositivo di destinazione selezionato nel passaggio 4 cambi per corrispondere al dispositivo nel kit di sviluppo. Per il kit di sviluppo SOC Intel Agilex serie I, il dispositivo predefinito è AGIB027R31B1E2VR0.
- Fare clic su Genera esampil Design.
1.4. Simulare il progetto
Il design IP FPGA Intel DisplayPort esample testbench simula un progetto di loopback seriale da un'istanza TX a un'istanza RX. Un modulo generatore di pattern video interno guida l'istanza DisplayPort TX e l'output video dell'istanza RX si collega ai controllori CRC nel banco di prova.
Figura 4. Flusso di simulazione del progetto
- Vai alla cartella del simulatore Synopsys e seleziona VCS.
- Esegui lo script di simulazione.
Fonte vcs_sim.sh - Lo script esegue Quartus TLG, compila ed esegue il testbench nel simulatore.
- Analizza il risultato.
Una simulazione di successo termina con il confronto tra Source e Sink SRC.
1.5. Compilazione e test del progetto
Figura 5. Compilazione e simulazione del progetto
Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:
- Garantire hardware esampla generazione del design è completa.
- Avvia il software Intel Quartus Prime Pro Edition e apri /quartus/agi_dp_demo.qpf.
- Fare clic su Elaborazione ➤ Avvia compilazione.
- Dopo la corretta compilazione, il software Intel Quartus Prime Pro Edition genera un file .sof file nella directory specificata.
- Collegare il connettore DisplayPort RX sulla scheda figlia Bitec a una sorgente DisplayPort esterna, come la scheda grafica su un PC.
- Collegare il connettore DisplayPort TX sulla scheda figlia Bitec a un dispositivo sink DisplayPort, come un analizzatore video o un monitor per PC.
- Assicurarsi che tutti gli interruttori sulla scheda di sviluppo siano nella posizione predefinita.
- Configura il dispositivo Intel Agilex F-Tile selezionato sulla scheda di sviluppo utilizzando il file .sof generato file (Strumenti ➤ Programmatore ).
- Il dispositivo sink DisplayPort visualizza il video generato dalla sorgente video.
Informazioni correlate
Guida per l'utente del kit di sviluppo FPGA Intel Agilex serie I/
1.5.1. ELF rigenerante File
Per impostazione predefinita, l'ELF file viene generato quando si genera il disegno dinamico esamplui.
Tuttavia, in alcuni casi, è necessario rigenerare l'ELF file se modifichi il software file o rigenerare dp_core.qsys file. Rigenerazione di dp_core.qsys file aggiorna il file .sopcinfo file, che richiede di rigenerare l'ELF file.
- Vai a /software e modificare il codice se necessario.
- Vai a /script ed eseguire il seguente script di compilazione: source build_sw.sh
• Su Windows, cercare e aprire Nios II Command Shell. Nella shell di comando di Nios II, vai a /script ed eseguire il codice sorgente build_sw.sh.
Nota: Per eseguire lo script di compilazione su Windows 10, il tuo sistema richiede Windows Subsystems for Linux (WSL). Per ulteriori informazioni sui passaggi di installazione di WSL, fare riferimento al manuale per sviluppatori di software Nios II.
• In Linux, avviare Platform Designer e aprire Strumenti ➤ Nios II Command Shell. Nella shell di comando di Nios II, vai a /script ed eseguire il codice sorgente build_sw.sh. - Assicurati che un .elfo file è generato in /software/ dp_demo.
- Scarica il file .elf generato file nell'FPGA senza ricompilare il file .sof file eseguendo il seguente script: nios2-download /software/dp_demo/*.elf
- Premere il pulsante di ripristino sulla scheda FPGA per rendere effettivo il nuovo software.
1.6. DisplayPort Intel FPGA IP Design esample Parametri
Tabella 2. DisplayPort Intel FPGA IP Design Example QSF vincolo per Intel Agilex Ftile Device
| Vincolo QSF |
Descrizione |
| set_global_assignment -nome VERILOG_MACRO "__DISPLAYPORT_support__=1" |
Da Quartus 22.2 in poi, questo vincolo QSF è necessario per abilitare il flusso SRC (Soft Reset Controller) personalizzato DisplayPort |
Tabella 3. DisplayPort Intel FPGA IP Design Example Parametri per il dispositivo Intel Agilex F-tile
| Parametro | Valore | Descrizione |
| Design disponibile esample | ||
| Seleziona Design | •Nessuno •DisplayPort SST Loopback parallelo senza PCR •DisplayPort SST Loopback parallelo con interfaccia video AXIS |
Seleziona il design esampfile da generare. •Nessuno: nessun disegno esample è disponibile per la selezione del parametro corrente. •DisplayPort SST Parallel Loopback senza PCR: questo design example mostra il loopback parallelo dal sink DisplayPort alla sorgente DisplayPort senza un modulo Pixel Clock Recovery (PCR) quando si attiva il parametro Enable Video Input Image Port. •DisplayPort SST Parallel Loopback con interfaccia video AXIS: questo design example mostra il loopback parallelo dal sink DisplayPort all'origine DisplayPort con l'interfaccia AXIS Video quando Enable Active Video Data Protocols è impostato su AXIS-VVP Full. |
| Design esample Files | ||
| Simulazione | Acceso, spento | Attiva questa opzione per generare il file necessario files per il banco di prova di simulazione. |
| Sintesi | Acceso, spento | Attiva questa opzione per generare il file necessario files per Intel Quartus Prime compilazione e progettazione hardware. |
| Formato HDL generato | ||
| Generare File Formato | Verlog, VHDL | Seleziona il tuo formato HDL preferito per il design generato esample fileimpostato. Nota: questa opzione determina solo il formato per l'IP di primo livello generato fileS. Tutti gli altri files (esample banchi prova e di primo livello files per la dimostrazione dell'hardware) sono in formato Verilog HDL. |
| Kit di sviluppo del bersaglio | ||
| Seleziona Consiglio | •Nessun kit di sviluppo •Intel Agilex serie I Kit di sviluppo |
Seleziona la scheda per il design mirato esamplui. |
| Parametro | Valore | Descrizione |
| •Nessun kit di sviluppo: questa opzione esclude tutti gli aspetti hardware per la progettazione, ad esample. Il core P imposta tutte le assegnazioni dei pin su pin virtuali. •Kit di sviluppo FPGA Intel Agilex serie I: questa opzione seleziona automaticamente il dispositivo di destinazione del progetto in modo che corrisponda al dispositivo su questo kit di sviluppo. È possibile modificare il dispositivo di destinazione utilizzando il parametro Modifica dispositivo di destinazione se la revisione della scheda ha una variante di dispositivo diversa. Il core IP imposta tutte le assegnazioni dei pin in base al kit di sviluppo. Nota: progetto preliminare esample non è funzionalmente verificato sull'hardware in questa versione di Quartus. •Kit di sviluppo personalizzato: questa opzione consente la progettazione exampfile da testare su un kit di sviluppo di terze parti con un FPGA Intel. Potrebbe essere necessario impostare autonomamente le assegnazioni dei pin. |
||
| Dispositivo di destinazione | ||
| Cambia dispositivo di destinazione | Acceso, spento | Attiva questa opzione e seleziona la variante del dispositivo preferita per il kit di sviluppo. |
Progettazione di loopback parallelo esamples
Il design IP FPGA Intel DisplayPort esampDimostriamo il loopback parallelo dall'istanza DisplayPort RX all'istanza DisplayPort TX senza un modulo Pixel Clock Recovery (PCR).
Tabella 4. DisplayPort Intel FPGA IP Design Example per il dispositivo Intel Agilex F-tile
| Design esample | Designazione | Velocità dati | Modalità canale | Tipo di loopback |
| Loopback parallelo DisplayPort SST senza PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Semplice | Parallelo senza PCR |
| Loopback parallelo DisplayPort SST con interfaccia video AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Semplice | Parallelo con l'interfaccia video AXIS |
2.1. Design loopback parallelo Intel Agilex F-tile DisplayPort SST Caratteristiche
Il progetto di loopback parallelo SST esampDimostrano la trasmissione di un singolo flusso video dal sink DisplayPort alla sorgente DisplayPort.
Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Certificato ISO 9001: 2015
Figura 6. Loopback parallelo Intel Agilex F-tile DisplayPort SST senza PCR
- In questa variante, il parametro della sorgente DisplayPort, TX_SUPPORT_IM_ENABLE, è attivato e viene utilizzata l'interfaccia dell'immagine video.
- Il sink DisplayPort riceve lo streaming video e/o audio da una sorgente video esterna come la GPU e lo decodifica in un'interfaccia video parallela.
- L'uscita video sink DisplayPort guida direttamente l'interfaccia video sorgente DisplayPort e codifica il collegamento principale DisplayPort prima di trasmettere al monitor.
- L'IOPLL guida sia il sink DisplayPort che i clock video sorgente a una frequenza fissa.
- Se il sink DisplayPort e il parametro MAX_LINK_RATE della sorgente sono configurati su HBR3 e PIXELS_PER_CLOCK è configurato su Quad, il clock video viene eseguito a 300 MHz per supportare la velocità pixel 8Kp30 (1188/4 = 297 MHz).
Figura 7. Loopback parallelo Intel Agilex F-tile DisplayPort SST con video AXIS Interfaccia
- In questa variante, il parametro sorgente e sink DisplayPort, selezionare AXIS-VVP FULL in ENABLE ACTIVE VIDEO DATA PROTOCOLS per abilitare Axis Video Data Interface.
- Il sink DisplayPort riceve lo streaming video e/o audio da una sorgente video esterna come la GPU e lo decodifica in un'interfaccia video parallela.
- Il dissipatore DisplayPort converte il flusso di dati video in dati video dell'asse e guida l'interfaccia dati video dell'asse di origine DisplayPort tramite VVP Video Frame Buffer. DisplayPort Source converte i dati video dell'asse nel collegamento principale DisplayPort prima di trasmetterli al monitor.
- In questa variante di design, ci sono tre clock video principali, vale a dire rx/tx_axi4s_clk, rx_vid_clk e tx_vid_clk. axi4s_clk funziona a 300 MHz per entrambi i moduli AXIS in Source e Sink. rx_vid_clk esegue la pipeline DP Sink Video a 300 MHz (per supportare qualsiasi risoluzione fino a 8Kp30 4PIP), mentre tx_vid_clk esegue la pipeline DP Source Video alla frequenza Pixel Clock effettiva (divisa per PIP).
- Questa variante di progettazione configura automaticamente la frequenza tx_vid_clk attraverso la programmazione I2C sull'OSC SI5391B integrato quando la progettazione rileva un cambiamento nella risoluzione.
- Questa variante di design mostra solo un numero fisso di risoluzioni come predefinito nel software DisplayPort, vale a dire:
—720p60, RGB
—1080p60, RGB
—4K30, RGB
—4K60, RGB
2.2. Schema di clock
Lo schema di clock illustra i domini di clock nel design IP FPGA Intel DisplayPort examplui.
Figura 8. Schema di clock del ricetrasmettitore Intel Agilex F-tile DisplayPort
Tabella 5. Segnali dello schema di clocking
| Orologio nel diagramma |
Descrizione |
| Riferimento SysPLL | F-tile System PLL clock di riferimento che può essere qualsiasi frequenza di clock divisibile per System PLL per quella frequenza di uscita. In questo disegno esample, system_pll_clk_link e rx/tx refclk_link condividono lo stesso rifclk SysPLL a 150 MHz. |
| Orologio nel diagramma | Descrizione |
| Deve essere un clock libero che è collegato da un pin dedicato del clock di riferimento del ricetrasmettitore alla porta del clock di ingresso di Reference e System PLL Clocks IP, prima di collegare la porta di uscita corrispondente a DisplayPort Phy Top. Nota: per questo modello esample, configurare la GUI del controller dell'orologio Si5391A OUT6 a 150 MHz. |
|
| link di sistema pll clk | La frequenza di uscita PLL di sistema minima per supportare tutte le velocità DisplayPort è 320 MHz. Questo disegno esample utilizza una frequenza di uscita di 900 MHz (la più alta) in modo che SysPLL refclk possa essere condiviso con rx/tx refclk_link che è 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR e Tx PLL Link refclk fissato a 150 MHz per supportare tutte le velocità dati DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Da clock a clock DisplayPort IP core. Frequenza equivalente alla velocità dati divisa per la larghezza dei dati paralleli. Exampon: Frequenza = velocità dati / larghezza dati = 8.1G (HBR3) / 40 bit = 202.5 MHz |
2.3. Banco di prova di simulazione
Il testbench di simulazione simula il loopback seriale DisplayPort TX a RX.
Figura 9. Diagramma a blocchi del testbench di simulazione della modalità Simplex IP di DisplayPort Intel FPGA
Tabella 6. Componenti del banco di prova
| Componente | Descrizione |
| Generatore di schemi video | Questo generatore produce modelli di barre dei colori che è possibile configurare. È possibile parametrizzare la temporizzazione del formato video. |
| Controllo del banco di prova | Questo blocco controlla la sequenza di test della simulazione e genera i segnali di stimolo necessari al core TX. Il blocco di controllo del banco di prova legge anche il valore CRC sia dall'origine che dal sink per effettuare confronti. |
| Controllo della frequenza di clock della velocità del collegamento RX | Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore RX corrisponde alla velocità dati desiderata. |
| Controllo della frequenza di clock della velocità del collegamento TX | Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore TX corrisponde alla velocità dati desiderata. |
Il testbench di simulazione effettua le seguenti verifiche:
Tabella 7. Verifiche al banco di prova
| Criteri di prova |
Verifica |
| • Link Training a Data Rate HBR3 • Leggere i registri DPCD per verificare se DP Status imposta e misura sia la frequenza TX che RX Link Speed. |
Integra Frequency Checker per misurare la velocità di collegamento frequenza di clock in uscita dal ricetrasmettitore TX e RX. |
| • Eseguire lo schema video da TX a RX. • Verificare il CRC sia per l'origine che per il sink per controllare se corrispondono |
• Collega il generatore di pattern video alla sorgente DisplayPort per generare il pattern video. • Successivamente, il controllo del banco di prova legge sia il CRC sorgente che quello del sink dai registri DPTX e DPRX e li confronta per garantire che entrambi i valori CRC siano identici. Nota: per garantire il calcolo del CRC, è necessario abilitare il parametro Support CTS test automation. |
Cronologia delle revisioni del documento per F-Tile DisplayPort Intel FPGA IP Design Example Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2022.09.02 | 22. | 20.0.1 | • Titolo del documento modificato da DisplayPort Intel Agilex F-Tile FPGA IP Design Example Guida per l'utente a F-Tile DisplayPort Intel FPGA IP Design Example Guida per l'utente. •Abilitato AXIS Video Design esample variante. •Rimosso il design Static Rate e sostituito con Multi Rate Design Examplui. •Rimossa la nota in DisplayPort Intel FPGA IP Design Example Guida rapida che afferma che la versione del software Intel Quartus Prime 21.4 supporta solo Preliminary Design Exampmeno. •Sostituita la figura della struttura della directory con la figura corretta. •Aggiunta una sezione Rigenerazione ELF File in Compilazione e verifica del progetto. •Aggiornata la sezione Requisiti hardware e software per includere hardware aggiuntivo requisiti. |
| 2021.12.13 | 21. | 20.0.0 | Versione iniziale. |
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
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UG-20347
Numero identificativo: 709308
Versione: 2022.09.02
Documenti / Risorse
 |
Intel F-Tile DisplayPort FPGA IP Design Example [pdf] Guida utente F-Tile DisplayPort FPGA IP Design esample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Esample, IP Design Esample, UG-20347, 709308 |
