E-Tile 40G Ethernet a bassa latenza Intel FPGA IP Design Example
Guida rapida
Il core IP Intel® FPGA Ethernet E-Tile 40G a bassa latenza fornisce un testbench di simulazione e un design hardware example che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor di parametri Intel Quartus® Prime IP crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware. Inoltre, è possibile scaricare il progetto hardware compilato nel kit di sviluppo specifico del dispositivo Intel per i test interoperativi. L'IP Intel FPGA include anche un ex di sola compilazioneample che è possibile utilizzare per stimare rapidamente l'area e la tempistica del nucleo IP. L'IP Intel FPGA Ethernet E-Tile 40G a bassa latenza supporta la progettazione esample generazione con una vasta gamma di parametri. Tuttavia, il design exampi file non coprono tutte le possibili parametrizzazioni del Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.
Fasi di sviluppo per il design esample
Informazioni correlate
- Guida per l'utente dell'IP Intel FPGA Ethernet E-Tile 40G a bassa latenza
Per informazioni dettagliate su E-Tile 40G Ethernet IP a bassa latenza. - Note sulla versione dell'IP Intel FPGA Ethernet E-Tile 40G a bassa latenza
Le note sulla versione IP elencano le modifiche IP in una particolare versione.
Generazione del progetto esample
Procedura
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Example Design nell'editor dei parametri Ethernet E-Tile 40G a bassa latenza
Selezionare Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit per generare il progetto esampfile per dispositivi Intel Stratix® 10. Selezionare il kit di sviluppo Transceiver-SoC Agilex serie F per generare il progetto, ad esampfile per dispositivi Intel Agilex™.
Segui questi passaggi per generare il progetto hardware esample e banco di prova:
- Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto
per creare un nuovo progetto Intel Quartus Prime, o File ➤ Apri progetto per aprire un progetto software Intel Quartus Prime esistente. La procedura guidata richiede di specificare una famiglia di dispositivi e un dispositivo.
Nota: Il design esample sovrascrive la selezione con il dispositivo sulla scheda di destinazione. Si specifica la scheda di destinazione dal menu del design esample opzioni nell'Esample Scheda Progettazione (Passaggio 8). - Nel catalogo IP, individuare e selezionare Low Latency E-Tile 40G Ethernet Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
- Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri IP di Intel Quartus Prime salva le impostazioni di variazione IP in un file file di nome .ip.
- Fare clic su OK. Viene visualizzato l'editor dei parametri IP.
- Nella scheda IP, specifica i parametri per la variazione del core IP.
Nota: Il design IP Intel FPGA E-Tile 40G Ethernet a bassa latenza esample non simula correttamente e non funziona correttamente se si specifica uno dei seguenti parametri:- Abilita pass-through del preambolo attivato
- Latenza Ready impostata sul valore 3
- Abilita inserimento TX CRC disattivato
- Sull'esample Scheda Progettazione, sotto Esampil design Files, abilita l'opzione Simulazione per generare il banco di prova e seleziona l'opzione Sintesi per generare solo la compilazione e la progettazione hardware exampmeno.
Nota: Sull'esampNella scheda Design, sotto Generated HDL Format, è disponibile solo Verilog HDL. Questo core IP non supporta VHDL. - In Target Development Kit selezionare Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Agilex F-series Transceiver-SoC Development Kit.
Nota: il kit di sviluppo selezionato sovrascrive la selezione del dispositivo in Step- Il dispositivo di destinazione Intel Stratix 10 E-tile è 1SG280LU3F50E3VGS1.
- La destinazione del dispositivo Intel Agilex E-tile è AGFB014R24A2E2VR0.
- Fare clic su Genera Example Pulsante Design. Il Select ExampViene visualizzata la finestra Design Directory.
- Se vuoi modificare il design esamppercorso o nome della directory dai valori predefiniti visualizzati (alt_e40c3_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory (ample_dir>).
- Fare clic su OK.
Informazioni correlate
- Parametri principali dell'IP
Fornisce ulteriori informazioni sulla personalizzazione del core IP. - Kit di sviluppo per l'integrità del segnale Intel Stratix 10 E-Tile TX
- Kit di sviluppo FPGA Intel Agilex serie F
Design esample Parametri
Parametri nell'Esample Scheda Progettazione
| Parametro | Descrizione |
| Seleziona Design | Disponibile esample progettazioni per le impostazioni dei parametri IP. Quando selezioni un design dalla libreria dei preset, questo campo mostra il design selezionato. |
| Exampil design Files | IL files da generare per le diverse fasi di sviluppo.
• Simulazione— genera il necessario files per simulare l'exampdesign. • Sintesi—genera la sintesi fileS. Usa questi files per compilare il progetto nel software Intel Quartus Prime Pro Edition per il test dell'hardware ed eseguire analisi di temporizzazione statica. |
| Generare File Formato | Il formato dell'RTL files per simulazione: Verilog o VHDL. |
| Seleziona Consiglio | Hardware supportato per l'implementazione del progetto. Quando selezioni una scheda di sviluppo Intel, il Dispositivo di destinazione è quello che corrisponde al dispositivo sul kit di sviluppo.
Se questo menu non è disponibile, non esiste alcuna scheda supportata per le opzioni selezionate. Kit di sviluppo Transceiver-SoC Agilex serie F: Questa opzione consente di testare il design esample sul kit di sviluppo Intel FPGA IP selezionato. Questa opzione seleziona automaticamente il file Dispositivo di destinazione di AGFB014R24A2E2VR0. Se la tua revisione della scheda ha un grado di dispositivo diverso, puoi cambiare il dispositivo di destinazione. |
| continua… | |
| Parametro | Descrizione |
| Kit di sviluppo dell'integrità del segnale del ricetrasmettitore E-Tile Stratix 10 TX: Questa opzione consente di testare il design esample sul kit di sviluppo Intel FPGA IP selezionato. Questa opzione seleziona automaticamente il file Dispositivo di destinazione di 1ST280EY2F55E2VG. Se la tua revisione della scheda ha un grado di dispositivo diverso, puoi cambiare il dispositivo di destinazione.
Nessuno: Questa opzione esclude gli aspetti hardware per la progettazione esamplui. |
Struttura Directory
Il design del core IP Ethernet E-Tile 40G a bassa latenza esample file le directory contengono quanto segue generato files per il design esamplui.
Struttura della directory per il progetto generato esample
- La simulazione files (testbench solo per la simulazione) si trovano inample_dir>/example_testbench.
- La sola compilazione example design si trova inample_dir>/compilation_test_design.
- La configurazione e il test dell'hardware files (la progettazione hardware esample) si trovano inample_dir>/hardware_test_design
Elenco e File Descrizioni
| File Nomi | Descrizione |
| eth_ex_40g.qpf | Progetto Intel Quartus Prime file. |
| eth_ex_40g.qsf | Impostazioni del progetto Intel Quartus Prime file. |
| continua… | |
| File Nomi | Descrizione |
| eth_ex_40g.sdc | Sinossi* Vincoli di progettazione file. Puoi copiarlo e modificarlo file per il tuo progetto IP Intel FPGA Ethernet E-Tile 40G a bassa latenza. |
| eth_ex_40g.srf | Regola di soppressione dei messaggi del progetto Intel Quartus Prime file. |
| eth_ex_40g.v | Design Verilog HDL di alto livello esample file. |
| eth_ex_40g_clock.sdc | Sinossi Vincoli di progettazione file per orologi. |
| comune/ | Progettazione hardware esampil supporto files. |
| hwtest/main.tcl | Principale file per accedere alla console di sistema. |
Simulare il progetto esampil banco di prova
È possibile compilare e simulare il progetto eseguendo uno script di simulazione dal prompt dei comandi.
- Al prompt dei comandi, modificare la directory di lavoro inample_dir>/example_testbench.
- Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore
Istruzioni per simulare il banco di prova
| Simulatore | Istruzioni |
| ModelloSim* | Nella riga di comando, digitare vsim -do run_vsim.do.
Se preferisci simulare senza visualizzare la GUI di ModelSim, digita vsim -c -do run_vsim.do. Nota: I simulatori ModelSim-AE e ModelSim-ASE non possono simulare questo core IP. È necessario utilizzare un altro simulatore ModelSim supportato come ModelSim SE. |
| VCS* | Nella riga di comando, digitare sh run_vcs.sh |
| VCSMX | Nella riga di comando, digitare sh run_vcsmx.sh.
Utilizzare questo script quando il progetto contiene Verilog HDL e System Verilog con VHDL. |
| NC Sim | Nella riga di comando, digitare sh run_ncsim.sh |
| Xcelio* | Nella riga di comando, digita sh run_xcelium.sh |
Una simulazione riuscita termina con il seguente messaggio: Simulazione superata. o Banco di prova completo. Dopo il completamento con successo, è possibile analizzare i risultati.
Compilazione e configurazione del progetto esample in Hardware
L'editor dei parametri core Intel FPGA IP consente di compilare e configurare il progetto esample su un kit di sviluppo target
Per compilare e configurare un progetto esample sull'hardware, attenersi alla seguente procedura:
- Avviare il software Intel Quartus Prime Pro Edition e selezionare Elaborazione ➤ Avvia compilazione per compilare il progetto.
- Dopo aver generato un oggetto SRAM file .sof, attenersi alla seguente procedura per programmare il progetto hardware esample sul dispositivo Intel:
- Selezionare Strumenti ➤ Programmatore.
- Nel Programmatore, fare clic su Configurazione hardware.
- Selezionare un dispositivo di programmazione.
- Seleziona e aggiungi la scheda Intel TX alla tua sessione Intel Quartus Prime Pro Edition.
- Assicurati che Mode sia impostato su JTAG.
- Selezionare il dispositivo Intel e fare clic su Aggiungi dispositivo. Il programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi sulla tua scheda.
- Nella riga con il tuo .sof, seleziona la casella per il .sof.
- Attiva l'opzione Programma/Configura per .sof.
- Fare clic su Avvia.
Informazioni correlate
- Compilazione incrementale per la progettazione gerarchica e basata sul team
- Programmazione di dispositivi Intel FPGA
Modifica del dispositivo di destinazione nella progettazione hardware esample
Se hai selezionato Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit come dispositivo di destinazione, il core IP Intel FPGA Ethernet E-Tile 40G a bassa latenza genera un ex hardwareample design per dispositivo di destinazione 1ST280EY2F55E2VG. Se hai selezionato il kit di sviluppo Transceiver-SoC Agilex serie F come dispositivo di destinazione, il core IP FPGA Intel E-Tile 40G Ethernet a bassa latenza genera un ex hardwareample design per il dispositivo di destinazione AGFB014R24A2E2VR0. Il dispositivo di destinazione specificato potrebbe differire dal dispositivo nel kit di sviluppo. Per modificare il dispositivo di destinazione nella progettazione dell'hardware, ad esample, segui questi passaggi:
- Avvia il software Intel Quartus Prime Pro Edition e apri il progetto di test hardware file /hardware_test_design/eth_ex_40g.qpf.
- Nel menu Assegnazioni, fare clic su Dispositivo. Viene visualizzata la finestra di dialogo Dispositivo.
- Nella finestra di dialogo Dispositivo, seleziona una tabella del dispositivo di destinazione basata su E-tile che corrisponda al numero di parte del dispositivo sul kit di sviluppo. Fare riferimento al collegamento del kit di sviluppo su Intel websito per ulteriori informazioni.
- Quando si seleziona un dispositivo, viene visualizzato un prompt, come mostrato nella figura seguente. Selezionare No per conservare le assegnazioni dei pin generate e le assegnazioni I/O.
Intel Quartus Prime richiede la selezione del dispositivo
- Esegui la compilazione completa del tuo progetto.
Ora puoi testare il design sul tuo hardware.
Informazioni correlate
- Kit di sviluppo per l'integrità del segnale Intel Stratix 10 E-Tile TX
- Kit di sviluppo FPGA Intel Agilex serie F
Test del design IP Intel FPGA Ethernet E-Tile 40G a bassa latenza nell'hardware
Dopo aver compilato il design del core IP Intel FPGA Ethernet E-Tile 40G a bassa latenza example e configurarlo sul dispositivo Intel, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri core IP PHY nativi incorporati. Per accendere la console di sistema e testare il design dell'hardware, ad esample, segui questi passaggi:
- Nel software Intel Quartus Prime Pro Edition, selezionare Strumenti ➤ Strumenti di debug del sistema ➤ Console di sistema per avviare la console di sistema.
- Nel riquadro Tcl Console, digitare cd hwtest per cambiare la directory in /hardware_test_design/hwtest.
- Digita source main.tcl per aprire una connessione al server JTAG maestro.
Design aggiuntivo esampSono disponibili i comandi per programmare il core IP:
- stato_chkphy: Visualizza le frequenze di clock e lo stato di blocco PHY.
- statistiche_chkmac: Visualizza i valori nei contatori delle statistiche MAC.
- cancella_tutte_le_statistiche: Azzera i contatori delle statistiche di base IP.
- avvio_pacchetto_generazione: Avvia il generatore di pacchetti.
- stop_pkt_gen: Arresta il generatore di pacchetti.
- sys_reset_digitale_analogico: Ripristino del sistema.
- loop_on: attiva il loopback seriale interno
- loop_off: Disattiva il loopback seriale interno.
- reg_read : Restituisce il valore del registro principale IP a .
- reg_write : Scrive al registro principale IP all'indirizzo .
Seguire la procedura di test nella sezione Test hardware del progetto esample e osservare i risultati del test nella console di sistema.
Informazioni correlate
Analisi e debugging dei progetti con la console di sistema
Design esample Descrizione
Il design Ethernet 40G basato su E-tile esample dimostra le funzioni del core IP Intel FPGA Ethernet E-Tile 40G a bassa latenza, con interfaccia transceiver basata su E-tile conforme alla specifica CAUI-802.3 dello standard IEEE 4ba. È possibile generare il design dall'Exampscheda le Design nell'editor di parametri IP Intel FPGA a bassa latenza E-Tile 40G Ethernet.
Per generare il disegno esample, devi prima impostare i valori dei parametri per la variazione IP core che intendi generare nel tuo prodotto finale. Generazione del design esample crea una copia dell'IP core; il banco di prova e la progettazione hardware esampusiamo questa variazione come DUT. Se non si impostano i valori dei parametri per il DUT in modo che corrispondano ai valori dei parametri nel prodotto finale, il design exampil file che generi non esercita la variazione del core IP che intendi.
Nota:
Il banco di prova dimostra un test di base del core IP. Non intende sostituire un ambiente di verifica completo. È necessario eseguire una verifica più approfondita del proprio progetto IP Intel FPGA Ethernet E-Tile 40G a bassa latenza nella simulazione e nell'hardware.
Caratteristiche
- Supporta 40G Ethernet MAC/PCS IP core per ricetrasmettitore E-tile che utilizza un dispositivo Intel Stratix 10 o Intel Agilex.
- Supporta il pass-through del preambolo e l'addestramento al collegamento.
- Genera design esample con la funzione dei contatori delle statistiche MAC.
- Fornisce testbench e script di simulazione.
Requisiti hardware e software
Per testare l'example design, utilizzare il seguente hardware e software:
- Software Intel Quartus Prime Pro Edition
- Console di sistema
- Simulatore ModelSim, VCS, VCS MX, NCSim o Xcelium
- Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Intel Agilex F-series Transceiver-SoC Development Kit
Descrizione funzionale
Questa sezione descrive il core 40G Ethernet MAC/PCS IP utilizzando il dispositivo Intel nel ricetrasmettitore basato su E-tile. Nella direzione di trasmissione, il MAC accetta frame client e inserisce inter-packet gap (IPG), preambolo, start of frame delimitatore (SFD), padding e bit CRC prima di passarli al PHY. Il PHY codifica il frame MAC come richiesto per una trasmissione affidabile sul supporto all'estremità remota. Nella direzione di ricezione, il PHY passa i frame al MAC. Il MAC accetta frame dal PHY, esegue controlli, elimina CRC, preambolo e SFD e passa il resto del frame al client.
Simulazione
Il testbench invia il traffico attraverso il core IP, esercitando il lato di trasmissione e il lato di ricezione del core IP.
Design Ethernet E-Tile 40G a bassa latenza esamplo schema a blocchi
Il progetto di simulazione esample test di livello superiore file è basic_avl_tb_top.sv. Questo file fornisce un riferimento di clock clk_ref di 156.25 Mhz al PHY. Include un'attività per inviare e ricevere 10 pacchetti.
Testbench E-Tile 40G Ethernet Core a bassa latenza File Descrizioni
| File Nomi | Descrizione |
| Banco di prova e simulazione Files | |
| basic_avl_tb_top.sv | Banco di prova di alto livello file. Il banco di prova crea un'istanza del DUT ed esegue le attività Verilog HDL per generare e accettare i pacchetti. |
| base_avl_tb_top_nc.sv | Banco di prova di alto livello file compatibile con il simulatore NCSim. |
| base_avl_tb_top_msim.sv | Banco di prova di alto livello file compatibile con il simulatore ModelSim. |
| Script del banco di prova | |
| run_vsim.do | Lo script Mentor Graphics* ModelSim per eseguire il testbench. |
| run_vcs.sh | Lo script Synopsys VCS per eseguire il testbench. |
| continua… | |
| File Nomi | Descrizione |
| esegui_vcsmx.sh | Lo script Synopsys VCS MX (combinato Verilog HDL e System Verilog con VHDL) per eseguire il testbench. |
| run_ncsim.sh | Lo script Cadence NCSim per eseguire il testbench. |
| run_xcelium.sh | Lo script Cadence Xcelium per eseguire il testbench. |
L'esecuzione corretta del test visualizza l'output che conferma il seguente comportamento:
- In attesa che l'orologio RX si stabilizzi
- Stampa stato PHY
- Invio di 10 pacchetti
- Ricezione di 10 pacchetti
- Visualizzazione di "Testbench completato".
I seguenti sampl'output illustra un'esecuzione riuscita del test di simulazione:
- #In attesa di allineamento RX
- #RX raddrizzamento bloccato
- Allineamento corsia #RX bloccato
- #TX abilitato
- #**Invio pacchetto 1…
- #**Invio pacchetto 2…
- #**Invio pacchetto 3…
- #**Invio pacchetto 4…
- #**Invio pacchetto 5…
- #**Invio pacchetto 6…
- #**Invio pacchetto 7…
- #**Pacchetto ricevuto 1…
- #**Invio pacchetto 8…
- #**Pacchetto ricevuto 2…
- #**Invio pacchetto 9…
- #**Pacchetto ricevuto 3…
- #**Invio pacchetto 10…
- #**Pacchetto ricevuto 4…
- #**Pacchetto ricevuto 5…
- #**Pacchetto ricevuto 6…
- #**Pacchetto ricevuto 7…
- #**Pacchetto ricevuto 8…
- #**Pacchetto ricevuto 9…
- #**Pacchetto ricevuto 10…
Informazioni correlate
Simulare il progetto esample Banco di prova a pagina 7
Test hardware
Nella progettazione hardware esample, è possibile programmare il core IP in modalità di loopback seriale interno e generare traffico sul lato di trasmissione che ripercorre il lato di ricezione.
Progettazione hardware IP Ethernet E-Tile 40G a bassa latenzaample Diagramma a blocchi di alto livello
Il design dell'hardware Ethernet E-Tile 40G a bassa latenza esample include i seguenti componenti:
- Core IP Intel FPGA Ethernet E-Tile 40G a bassa latenza.
- Logica client che coordina la programmazione del nucleo IP e la generazione e il controllo dei pacchetti.
- IOPLL per generare un clock da 100 MHz da un clock di ingresso da 50 MHz al progetto hardware esamplui.
- JTAG controller che comunica con Intel System Console. Si comunica con la logica client tramite la console di sistema.
Seguire la procedura al link delle informazioni correlate fornito per testare il progetto esample nell'hardware selezionato.
Informazioni correlate
- Test della progettazione IP Intel FPGA Ethernet E-Tile 40G a bassa latenza nell'hardware a pagina 9
- Analisi e debugging dei progetti con la console di sistema
Test di loopback interno
Eseguire questi passaggi per eseguire il test di loopback interno:
- Ripristina il sistema.
sys_reset_digitale_analogico - Visualizza la frequenza di clock e lo stato PHY.
stato_chkphy - Attiva il test di loopback interno.
loop_on - Visualizza la frequenza di clock e lo stato PHY. Il rx_clk è impostato su 312.5 MHz e
rx_pcs_ready è impostato su 1.
stato_chkphy - Avvia il generatore di pacchetti.
inizio_pacchetto_generazione - Arrestare il generatore di pacchetti.
interrompere_pacchetto_generazione - Review il numero di pacchetti trasmessi e ricevuti.
statistiche_chkmac - Spegni il test di loopback interno.
loop_off
Test di loopback esterno
Eseguire questi passaggi per eseguire il test di loopback esterno:
- Ripristina il sistema.
sys_reset_digitale_analogico - Visualizza la frequenza di clock e lo stato PHY. Il rx_clk è impostato su 312.5 MHz e
rx_pcs_ready è impostato su 1. chkphy_status - Avvia il generatore di pacchetti.
inizio_pacchetto_generazione - Arrestare il generatore di pacchetti.
interrompere_pacchetto_generazione - Review il numero di pacchetti trasmessi e ricevuti.
statistiche_chkmac
Design Ethernet E-Tile 40G a bassa latenza esample Registri
Progettazione hardware E-Tile 40G Ethernet a bassa latenzaample Registrati Mappa
Elenca gli intervalli di registri mappati in memoria per la progettazione hardware, ad esample. Si accede a questi registri con le funzioni reg_read e reg_write nella console di sistema.
| Offset di parole | Tipo di registro |
| 0x300-0x3FF | PHY registri |
| 0x400-0x4FF | Registri TX MAC |
| 0x500-0x5FF | Registri RX MAC |
| 0x800-0x8FF | Statistiche Registri contatori – Direzione TX |
| 0x900-0x9FF | Statistiche Registri contatori – Direzione RX |
| 0x1000-1016 | Il pacchetto client si registra |
Registri client a pacchetto
È possibile personalizzare il design dell'hardware Ethernet E-Tile 40G a bassa latenza, ad esample programmando i registri client.
| Ind | Nome | Morso | Descrizione | Valore di reset HW | Accesso |
| 0x1008 | Dimensione pacchetto Configura | [29:0] | Specificare la dimensione del pacchetto di trasmissione in byte. Questi bit hanno dipendenze dal registro PKT_GEN_TX_CTRL.
• Bit [29:16]: specificare il limite superiore della dimensione del pacchetto in byte. Questo è applicabile solo alla modalità incrementale. • Bit [13:0]: — Per la modalità fissa, questi bit specificano la dimensione del pacchetto di trasmissione in byte. — Per la modalità incrementale, questi bit specificano i byte incrementali per un pacchetto. |
0x25800040 | RW |
| 0x1009 | Controllo del numero di pacchetti | [31:0] | Specificare il numero di pacchetti da trasmettere dal generatore di pacchetti. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: riservato.
• Bit [1]: bit di disabilitazione del generatore di pacchetti. Impostare questo bit sul valore 1 per disattivare il generatore di pacchetti e reimpostarlo sul valore 0 per attivarlo. • Bit [2]: riservato. • Bit [3]: ha valore 1 se il core IP è in modalità loopback MAC; ha il valore 0 se il client di pacchetti utilizza il generatore di pacchetti. |
0x6 | RW |
| continua… | |||||
| Ind | Nome | Morso | Descrizione | Valore di reset HW | Accesso |
| • Bit [5:4]:
— 00: modalità casuale — 01: modalità fissa — 10: modalità incrementale • Bit [6]: impostare questo bit su 1 per utilizzare il registro 0x1009 per disattivare il generatore di pacchetti in base a un numero fisso di pacchetti da trasmettere. Altrimenti, il bit [1] del registro PKT_GEN_TX_CTRL viene utilizzato per disattivare il generatore di pacchetti. • Bit [7]: — 1: per la trasmissione senza interruzioni tra i pacchetti. — 0: per la trasmissione con intervallo casuale tra i pacchetti. |
|||||
| 0x1011 | Indirizzo di destinazione inferiore a 32 bit | [31:0] | Indirizzo di destinazione (32 bit inferiori) | 0x56780AGGIUNGI | RW |
| 0x1012 | Indirizzo di destinazione 16 bit superiori | [15:0] | Indirizzo di destinazione (16 bit superiori) | 0x1234 | RW |
| 0x1013 | Indirizzo sorgente inferiore a 32 bit | [31:0] | Indirizzo sorgente (32 bit inferiori) | 0x43210AGGIUNGI | RW |
| 0x1014 | Indirizzo sorgente 16 bit superiori | [15:0] | Indirizzo sorgente (16 bit superiori) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Ripristino del loopback MAC. Impostare al valore 1 per reimpostare il design esamploopback MAC. | 1'b0 | RW |
Informazioni correlate
Descrizioni dei registri di stato e controllo Ethernet E-Tile 40G a bassa latenza Descrive i registri core IP Ethernet E-Tile 40G a bassa latenza.
Design esample Segnali di interfaccia
Il banco di prova Ethernet E-Tile 40G a bassa latenza è autonomo e non richiede di pilotare alcun segnale di ingresso.
Progettazione hardware E-Tile 40G Ethernet a bassa latenzaample Segnali di interfaccia
| Segnale | Direzione | Commenti |
|
clk50 |
Ingresso |
Questo clock è pilotato dall'oscillatore della scheda.
• Unità a 50 MHz su scheda Intel Stratix 10. • Drive a 100 MHz su scheda Intel Agilex. Il design dell'hardware esample indirizza questo clock all'ingresso di un IOPLL sul dispositivo e configura lo IOPLL per gestire internamente un clock a 100 MHz. |
| clk_rif | Ingresso | Guida a 156.25 MHz. |
| continua… | ||
| Segnale | Direzione | Commenti |
|
cpu_resetn |
Ingresso |
Reimposta il nucleo IP. Attivo basso. Guida l'hard reset globale csr_reset_n al core IP. |
| tx_seriale[3:0] | Produzione | Il ricetrasmettitore PHY emette dati seriali. |
| seriale_rx[3:0] | Ingresso | Dati seriali di ingresso PHY del ricetrasmettitore. |
|
guidato_dall'utente[7:0] |
Produzione |
Segnali di stato. Il design dell'hardware esample collega questi bit per pilotare i LED sulla scheda di destinazione. I singoli bit riflettono i seguenti valori di segnale e il comportamento del clock:
• [0]: segnale di ripristino principale al nucleo IP • [1]: versione divisa di clk_ref • [2]: versione divisa di clk50 • [3]: versione divisa del clock di stato a 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Informazioni correlate
Interfacce e descrizioni dei segnali Fornisce descrizioni dettagliate dei segnali core IP Ethernet E-Tile 40G a bassa latenza e delle interfacce a cui appartengono.
Archivi IP Intel FPGA Ethernet E-Tile 40G a bassa latenza
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP Core | Guida per l'utente |
| 20.1 | 19.1.0 | Design Ethernet E-Tile 40G a bassa latenza esample Guida per l'utente |
Cronologia delle revisioni del documento per la progettazione Ethernet E-tile 40G a bassa latenza esample Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2020.06.22 | 20.2 | 20.0.0 | Aggiunto il supporto per i dispositivi Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Versione iniziale. |
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. Altri nomi e marchi possono essere rivendicati come proprietà di altri.
Documenti / Risorse
 |
Intel E-Tile 40G Ethernet a bassa latenza Intel FPGA IP Design Example [pdf] Guida utente E-Tile 40G Ethernet a bassa latenza Intel FPGA IP Design Example, bassa latenza, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design esample, IP Design Esample |
