intel Triple-Speed Ethernet Agilex FPGA IP Design Example
Guida rapida
L'IP FPGA Intel® Ethernet a tripla velocità per Intel Agilex™ offre la capacità di generare design example per le configurazioni selezionate, che consente di:
- Compilare il progetto per ottenere una stima dell'utilizzo e dei tempi dell'area IP.
- Simula il progetto per verificare la funzionalità IP attraverso la simulazione.
- Testare il progetto sull'hardware utilizzando il kit di sviluppo Intel Agilex I-Series Transceiver-SoC.
- Quando generi un design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
Nota: il supporto hardware non è attualmente disponibile nel software Intel Quartus® Prime Pro Edition versione 22.3.
Sviluppo Stages per il Design Esample
Nota: In Intel Quartus Prime Pro Edition Software versione 22.3, è necessaria una patch per evitare errori di simulazione sul design example. Per ulteriori informazioni, fare riferimento al collegamento KDB: Perché la simulazione fallisce per il design multiporta IP Intel FPGA IP a tripla velocità Examplei?.
Informazioni correlate
Perché la simulazione fallisce per l'Ethernet a tripla velocità Intel® FPGA IP Multiport Design Examplei?.
Struttura Directory
Il design IP Intel FPGA Ethernet a tripla velocità esample file le directory contengono quanto segue generato files per 10/100/1000 Multiport Ethernet MAC Design Example con PCS 1000BASE-X/SGMII e PMA integrato
- La configurazione e il test dell'hardware files (la progettazione hardware esample) si trovano inample_dir>/hardware_test_design.
- La simulazione files (testbench solo per la simulazione) si trovano inample_dir>/example_testbench.
- Il design solo per la compilazione esample si trova inample_dir>/compilation_test_design.
- Il test di compilazione e i progetti di test hardware utilizzano fileè dentroample_dir>/ex_tse/common.
Struttura della directory per il design esample
Tabella 1. Testbench Intel FPGA IP Ethernet a tripla velocità File Descrizione
| Rubrica/File | Descrizione |
| Banco di prova e simulazione Files | |
| <design_example_dir>/example_testbench/ basic_avl_tb_top_mac_pcs.sv | Banco di prova di alto livello file. Il banco di prova crea un'istanza del DUT ed esegue le attività Verilog HDL per generare e accettare i pacchetti. |
| Script del banco di prova | |
| <design_example_dir>/example_testbench/run_vsim_mac_pcs.sh | Lo script ModelSim per eseguire il testbench. |
| continua… | |
| Rubrica/File | Descrizione |
| <design_example_dir>/example_testbench/run_vcs_mac_pcs.sh | Lo script Synopsys* VCS per eseguire il testbench. |
| <design_example_dir>/example_testbench/run_vcsmx_mac_pcs.sh | Lo script Synopsys VCS MX (combinato Verilog HDL e System Verilog con VHDL) per eseguire il testbench |
| <design_example_dir>/example_testbench/run_xcelium_mac_pcs.sh | Lo script Xcelium* per eseguire il testbench. |
Tabella 2. Progettazione hardware IP Intel FPGA Ethernet a tripla velocità Example File Descrizione
| Rubrica/File | Descrizione |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qpf | Progetto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qsf | Impostazioni del progetto Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.sdc | Sinossi Vincoli di progettazione fileS. Puoi copiarli e modificarli files per il tuo design Intel Stratix® 10. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.v | Design Verilog HDL di alto livello esample file. |
| <design_example_dir>/hardware_test_design/ comune/ | Progettazione hardware esampil supporto files. |
Generazione del progetto esample
Procedura per generare il progetto esample
Example Design nell'editor dei parametri IP Intel FPGA Ethernet a tripla velocità
Segui questi passaggi per generare il progetto hardware esample e banco di prova:
- Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Quartus Prime, oppure File ➤ Apri progetto per aprire un progetto Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
- Selezionare la famiglia di dispositivi Intel Agilex e selezionare un dispositivo con LVDS.
- Fare clic su Fine per chiudere la procedura guidata.
- Nel Catalogo IP, individuare e selezionare Protocollo di interfaccia ➤ Ethernet ➤ 1G Multirate
- Ethernet ➤ IP Intel FPGA Ethernet a tripla velocità. Viene visualizzata la finestra Nuova variazione IP.
- Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
- Fare clic su OK. Vengono visualizzati gli editor dei parametri.
- Per generare un disegno esample, seleziona un design esample preset dalla libreria Preset e fare clic su Applica. Quando si seleziona un progetto, il sistema compila automaticamente i parametri IP per il progetto. L'editor dei parametri imposta automaticamente i parametri necessari per generare il progetto esample. Non modificare i parametri preimpostati nella scheda IP.
- Per esempioampil design Files, selezionare l'opzione Simulazione per generare il banco di prova o l'opzione Sintesi per generare il progetto hardware esamplui.
- Nota: è necessario selezionare almeno una delle opzioni per generare il design esamplui.
- Sull'esampNella scheda Progettazione, sotto Formato HDL generato, selezionare Verilog HDL o VHDL.
- In Target Development Kit, seleziona Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) o seleziona Nessuno
- Fare clic sull'Esample Design: “esample_design”. Il Select ExampViene visualizzata la finestra Design Directory.
- Se vuoi modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (eth_tse_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory (ample_dir>).
- Fare clic su OK.
Design esample Parametri
Parametri nell'Esample Scheda Progettazione
| Parametro | Descrizione |
| Seleziona Design | Disponibile esample progettazioni per le impostazioni dei parametri IP. |
| Exampil design Files | IL files da generare per le diverse fasi di sviluppo.
• Simulazione: genera il necessario files per simulare l'exampdesign. • Sintesi: genera la sintesi fileS. Usa questi files per compilare il progetto nel software Intel Quartus Prime Pro Edition per il test dell'hardware ed eseguire analisi di temporizzazione statica. |
| Generare File Formato | Il formato dell'RTL files per simulazione: Verilog o VHDL. |
| Seleziona Consiglio | Hardware supportato per l'implementazione del progetto. Quando si seleziona una scheda di sviluppo Intel FPGA, il Dispositivo di destinazione è quello che corrisponde al dispositivo sul kit di sviluppo.
Se questo menu non è disponibile, non esiste alcuna scheda supportata per le opzioni selezionate. Kit di sviluppo Transceiver-SoC Agilex I-Series: Questa opzione consente di testare il design esample sul kit di sviluppo Intel FPGA IP selezionato. Questa opzione seleziona automaticamente il file Dispositivo di destinazione per abbinare il dispositivo sul kit di sviluppo Intel FPGA IP. Se la tua revisione della scheda ha un grado di dispositivo diverso, puoi cambiare il dispositivo di destinazione. Nessuno: Questa opzione esclude gli aspetti hardware per la progettazione esamplui. |
Simulazione del progetto IP Intel FPGA Ethernet a tripla velocità Exampil banco di prova
Procedura per simulare esampil banco di prova
Segui questi passaggi per simulare il banco di prova:
- Passare alla directory di simulazione del banco di provaample_dir>/ esample_testbench.
- Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Fare riferimento alla tabella Passaggi per simulare il banco di prova.
Passi per simulare il banco di prova
| Simulatore | Istruzioni |
| ModelloSim* | Nella riga di comando, digita vsim -do run_vsim_mac_pcs.do. Se preferisci simulare senza visualizzare la GUI di ModelSim, digita vsim -c -do run_vsim_mac_pcs.do. |
| Sinossi VCS*/ VCS MX | Nella riga di comando, digitare sh run_vcs_mac_pcs.sh o sh run_vcsmx_mac_pcs.sh. |
| Xcelio | Nella riga di comando, digita sh run_xcelium_mac_pcs.sh. |
- Analizzare i risultati. Il banco di prova riuscito invia dieci pacchetti, riceve lo stesso numero di pacchetti e visualizza il seguente messaggio
Compilazione e configurazione del progetto esample in Hardware
Per compilare il progetto hardware esample e configurarlo sul dispositivo Intel Agilex, attenersi alla seguente procedura:
- Garantire la progettazione dell'hardware esampla generazione è completa.
- Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir>/hardware_test_design/ altera_eth_tse_hw.qpf.
- Nel menu Elaborazione, fare clic su Avvia compilazione.
- Dopo una compilazione di successo, a.sof file è disponibile inampdirectory le_dir>/hardwarde_test_design
Design MAC Ethernet multiporta 10/100/1000 esample con PCS 1000BASE-X/SGMII e PMA integrato
Questo disegno esample dimostra una soluzione Ethernet per i dispositivi Intel Agilex utilizzando l'IP Ethernet a tripla velocità. È possibile generare il design dall'Example Scheda Design dell'editor dei parametri IP Triple-Speed Ethernet. Per generare il disegno esample, devi prima impostare i valori dei parametri per la variazione IP che intendi generare nel tuo prodotto finale. Generazione del design esample crea una copia dell'IP. Il banco di prova e la progettazione hardware esampusa la copia dell'IP come dispositivo sotto test (DUT). Se non si impostano i valori dei parametri per il DUT in modo che corrispondano ai valori dei parametri nel prodotto finale, il design exampil file che generi non esercita la variazione IP che intendi.
Caratteristiche
- Genera il disegno esample per MAC Ethernet multiporta a tripla velocità Ethernet senza FIFO interno e PCS con I/O LVDS che utilizzano FIFO condiviso multicanale.
- Genera traffico sul percorso di trasmissione e convalida i dati ricevuti attraverso il loopback esterno I/O LVDS del ricetrasmettitore.
- Modalità loopback esterno seriale Tx e RX tramite I/O LVDS.
- Supporta solo il loopback esterno.
- Supporta solo quattro porte.
Requisiti hardware e software
- Intel utilizza il seguente hardware e software per testare il design, ad esample in un sistema Linux:
- Software Intel Quartus Prime Pro Edition
- Simulatori ModelSim, VCS, VCS MX e Xcelium
Descrizione funzionale
Componenti di progettazione
| Componente | Descrizione |
| IP Intel FPGA Ethernet a tripla velocità | L'IP FPGA Intel Triple-Speed Ethernet (altera_eth_tse) viene istanziato con la seguente configurazione:
• Configurazioni principali: — Variazione di base: MAC Ethernet 10/100/1000Mb con PC 1000BASE-X/SGMII — Usa FIFO interno: Non selezionato — Numero di porte: 4 — Tipo di ricetrasmettitore: I/O LVDS • Opzioni MAC: — Abilita il supporto half duplex MAC 10/100: Selezionato — Abilita il loopback locale su MII/GMII: Selezionato — Abilita indirizzi unicast MAC supplementari: Non selezionato — Includi contatori statistici: Selezionato — Abilita i contatori di byte delle statistiche a 64 bit: Non selezionato — Includi tabella hash multicast: Non selezionato — Allinea le intestazioni dei pacchetti al limite a 32 bit: Non selezionato — Abilita il controllo del flusso full-duplex: Selezionato — Abilita il rilevamento VLAN: Non selezionato — Abilita il rilevamento dei pacchetti magici: Selezionato — Includi modulo MDIO (MDC/MDIO): Selezionato — Divisore dell'orologio dell'host: 50 • Orarioamp Opzioni: — Abilita timestamping: Non selezionato • Opzioni PCS/ricetrasmettitore: — Abilita il ponte SGMII: Selezionato |
| Logica del cliente | Genera e monitora i pacchetti inviati o ricevuti attraverso l'IP. |
| Controllore del traffico Ethernet | Controllato tramite l'interfaccia mappata in memoria di Avalon®. |
| JTAG all'interfaccia mappata in memoria di Avalon Address Decoder | Converti JTAG Segnali per l'interfaccia mappata in memoria di Avalon. |
Segnali di orologio e ripristino
| Segnale | Direzione | Larghezza | Descrizione |
| ref_clk | Ingresso | 1 | Gli azionamenti registrano il clock di riferimento per l'accesso e il clock dell'interfaccia di stato MAC FIFO. Impostare l'orologio a 100 MHz. |
| iopll_refclk | Ingresso | 1 | Clock di riferimento a 125 MHz per l'interfaccia I/O seriale LVDS da 1.25 Gbps. |
Simulazione
Il caso di test di simulazione esegue i seguenti passaggi:
- Avvia il design esample con una velocità operativa di 1G.
- Configura i registri MAC e PCS Ethernet a tripla velocità.
- Attende l'asserzione del segnale di misura valida.
- Invia pacchetti non PTP alla porta 0.
- La porta MAC RX 0 invia i pacchetti ricevuti alla porta MAC TX 1.
Banco di prova
Schema a blocchi del progetto esample Multiport 10/100/1000Mb Ethernet MAC con PCS 1000BASE-X/SGMII con LVDS I/O Simulation Testbench
Risultato del test di simulazione del simulatore VCS
Cronologia delle revisioni del documento per Triple-Speed Ethernet Intel FPGA IP Intel Agilex Design Example Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2022.12.09 | 22.3 | 21.1.0 | Versione iniziale. |
Documenti / Risorse
 |
intel Triple-Speed Ethernet Agilex FPGA IP Design Example [pdf] Guida utente Design IP Agilex FPGA Ethernet a tripla velocità esample, tripla velocità, Ethernet Agilex FPGA IP Design Example, IP Design Esample |
